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Altera MAX10: 時(shí)鐘分頻

時(shí)鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來我們將學(xué)習(xí)時(shí)序邏輯的設(shè)計(jì)。====硬件說明====時(shí)鐘信號(hào)的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練，在對(duì)時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對(duì)簡(jiǎn)單，比較容易理解。通
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Lattice MXO2: 時(shí)鐘分頻

時(shí)鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來我們將學(xué)習(xí)時(shí)序邏輯的設(shè)計(jì)。硬件說明時(shí)鐘信號(hào)的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練，在對(duì)時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對(duì)簡(jiǎn)單，比較容易理解。通過計(jì)數(shù)器計(jì)數(shù)是完
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Altera MAX10: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會(huì)讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號(hào)端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時(shí)只要在各個(gè)位段上加上相應(yīng)的低電平
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Lattice MXO2: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會(huì)讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。硬件說明數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號(hào)端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時(shí)只要在各個(gè)位段上加上相應(yīng)的低電平信號(hào)就可以使相應(yīng)
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Altera MAX10: 3-8譯碼器

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號(hào)到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開關(guān)的信號(hào)模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號(hào)到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開關(guān)的信號(hào)模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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Altera MAX10: 點(diǎn)亮RGB三色燈

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個(gè)三色LED，采用的是共陽極的設(shè)計(jì)，RGB三種信號(hào)分別連接到FPGA的引腳，作為FPGA輸出信號(hào)控制。當(dāng)FPGA輸出低電平時(shí)LED變亮，當(dāng)FPGA輸出高電平時(shí)LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會(huì)混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
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Lattice MXO2: 點(diǎn)亮RGB三色燈

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個(gè)三色LED，采用的是共陽極的設(shè)計(jì)，RGB三種信號(hào)分別連接到FPGA的引腳，作為FPGA輸出信號(hào)控制。當(dāng)FPGA輸出低電平時(shí)LED變亮，當(dāng)FPGA輸出高電平時(shí)LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會(huì)混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
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Altera MAX10: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時(shí)更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請(qǐng)先準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會(huì)經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設(shè)計(jì)工具，這是用小腳丫STEP-MAX10必須用到的。硬件說明STEP-MAX10開發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡(jiǎn)單外設(shè)，如何用按鍵或者開關(guān)控制LED的亮和
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Lattice MXO2: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時(shí)更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請(qǐng)先到云盤準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會(huì)經(jīng)常用到這些文檔。你還必須先安裝好Diamond設(shè)計(jì)工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡(jiǎn)單外設(shè)，如何用按鍵或者開關(guān)控制LED的亮和滅。這是開
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實(shí)驗(yàn)22 4位串行累加器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實(shí)現(xiàn)累加器的原理及實(shí)現(xiàn)方法實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)4位串行累加器，電路原理框圖如圖所示，在開關(guān)K處設(shè)置串行輸入數(shù)據(jù)，在CP端輸入8個(gè)脈沖，將完成一次，兩個(gè)四位串行數(shù)據(jù)的相加，結(jié)果存D-A中。實(shí)驗(yàn)原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務(wù)。累加器是一個(gè)具有特殊功能的二進(jìn)制寄存器，可以存放計(jì)算產(chǎn)生的中間結(jié)果，省去了計(jì)算單元的讀取操作，能加快計(jì)算單
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實(shí)驗(yàn)21：智力競(jìng)賽搶答器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握搶答器原理；（3）學(xué)習(xí)用Verilog HDL描述方法描述搶答器。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)智力競(jìng)賽搶答器，帶復(fù)位和主持人控制功能。一共4組選手，用開關(guān)k1,k2,k3,k4表示主持人復(fù)位開始搶答，獲得搶答的選手顯示對(duì)應(yīng)led，答題時(shí)間超過30秒報(bào)警每位選手初始分?jǐn)?shù)5分（RESET復(fù)位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分?jǐn)?shù)顯示在數(shù)碼管實(shí)驗(yàn)原理根據(jù)搶答器的功能，
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實(shí)驗(yàn)20：步進(jìn)電機(jī)2

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)技術(shù)與實(shí)現(xiàn)方法；（3）學(xué)習(xí)用Verilog HDL行為描述方法描述步進(jìn)電機(jī)。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)設(shè)計(jì)一個(gè)步進(jìn)電機(jī)運(yùn)行控制電路，A、B、C、D分別表示步進(jìn)電機(jī)的四相繞組，步進(jìn)電機(jī)按四相四拍的方式運(yùn)行。如要求電機(jī)正傳時(shí)，控制端T＝1，電機(jī)的四相繞組的通電順序?yàn)锳C—DA—BD—CB—AC……如要求電機(jī)反傳時(shí)，控制端T＝0，電機(jī)的四相繞組的通電順序?yàn)锳C—CB—BD—DA—AC……。實(shí)驗(yàn)原理為了
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實(shí)驗(yàn)19：步進(jìn)電機(jī)1

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)的原理和設(shè)計(jì)方法；（3）學(xué)習(xí)用Verilog HDL描述一個(gè)步進(jìn)電機(jī)電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)控制四相繞組的步進(jìn)電機(jī)電機(jī)正轉(zhuǎn)、反轉(zhuǎn)、停止的控制電路。要求如下：電機(jī)運(yùn)轉(zhuǎn)規(guī)律為：正轉(zhuǎn)30s→停10s→反轉(zhuǎn)30s→停10s→正轉(zhuǎn)30s……實(shí)驗(yàn)原理步進(jìn)電機(jī)是將電脈沖信號(hào)轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元步進(jìn)電機(jī)件。當(dāng)電流流過定子繞組時(shí)，定子繞組產(chǎn)生一矢量磁場(chǎng)。該磁場(chǎng)會(huì)帶動(dòng)轉(zhuǎn)子旋轉(zhuǎn)一角度，使得轉(zhuǎn)
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實(shí)驗(yàn)18：秒表計(jì)數(shù)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握計(jì)數(shù)器原理；（3）掌握用Verilog HDL數(shù)據(jù)流和行為級(jí)描述寄存器單元的方法。實(shí)驗(yàn)任務(wù)設(shè)計(jì)簡(jiǎn)單秒表(60進(jìn)制），并要求帶啟動(dòng)、復(fù)位、暫停功能。實(shí)驗(yàn)原理如下所示，秒表（60進(jìn)制）即顯示從00到59循環(huán)跳轉(zhuǎn)計(jì)數(shù)。并且通過開關(guān)設(shè)置，達(dá)到復(fù)位至00，任意時(shí)刻暫停和啟動(dòng)的功能。我們通過將開發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計(jì)時(shí)頻率，實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號(hào)計(jì)時(shí)。通過
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