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基于PLL的測(cè)試測(cè)量時(shí)鐘恢復(fù)方案
- 不管是放到測(cè)試設(shè)置中，還是作為被測(cè)設(shè)備的一部分，時(shí)鐘恢復(fù)都在進(jìn)行準(zhǔn)確的測(cè)試測(cè)量時(shí)發(fā)揮著重要作用。由于大多數(shù)千兆位通信系統(tǒng)都是同步系統(tǒng)，因此系統(tǒng)內(nèi)部的數(shù)據(jù)都使用公共時(shí)鐘定時(shí)。不管是沿著幾英寸的電路板傳
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基于異步FIFO和PLL的雷達(dá)數(shù)據(jù)采集系統(tǒng)
- 1引言隨著雷達(dá)系統(tǒng)中數(shù)字處理技術(shù)的飛速發(fā)展，需要對(duì)雷達(dá)回波信號(hào)進(jìn)行高速數(shù)據(jù)采集。在嵌入式條件...
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基于DDS+PLL實(shí)現(xiàn)跳頻信號(hào)源的設(shè)計(jì)方法
- 航空通信設(shè)備包括短波通信、超短波通信設(shè)備，短波、超短波通信設(shè)備又分為常規(guī)通信方式和跳頻通信方式，跳頻通信因具有抗干擾性強(qiáng)、抗偵測(cè)能力好、頻譜利用率高和易于實(shí)現(xiàn)碼分多址等優(yōu)點(diǎn)被稱為無線電通信的ldquo
- 關(guān)鍵字： 設(shè)計(jì) 方法 信號(hào)源 實(shí)現(xiàn) DDS PLL 基于
PLL-VCO設(shè)計(jì)及制作
- 在此說明以晶體振蕩器做為基準(zhǔn)振蕩器，將其與VCO以及PLL電路組合成為信號(hào)產(chǎn)生器的情形也被稱為頻率合成器。
此一PLL-VCO電路的設(shè)計(jì)規(guī)格如表l所示。振蕩頻率范圍為40M~60MHz內(nèi)的10MHz寬。每一頻率階段(step)寬幅為10 - 關(guān)鍵字： PLL-VCO
PLL電路設(shè)計(jì)原理及制作
- 在通信機(jī)等所使用的振蕩電路，其所要求的頻率范圍要廣，且頻率的穩(wěn)定度要高。
無論多好的LC振蕩電路，其頻率的穩(wěn)定度，都無法與晶體振蕩電路比較。但是，晶體振蕩器除了可以使用數(shù)字電路分頻以外，其頻率幾乎無法 - 關(guān)鍵字： PLL 電路設(shè)計(jì) 原理
ADI 發(fā)布針對(duì)RF設(shè)計(jì)的新版PLL頻率合成器設(shè)計(jì)軟件
- ADI全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商，和提供覆蓋整個(gè) RF 信號(hào)鏈的 RF IC 功能模塊的全球領(lǐng)導(dǎo)者，最近宣布發(fā)布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll )，這是其大獲成功的鎖相環(huán) (PLL) 電路設(shè)計(jì)和評(píng)估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可協(xié)助用戶對(duì)采用 ADI PLL 頻率合成器 ( http://www.analog.com/zh/p
- 關(guān)鍵字： ADI PLL 頻率合成器
Hittite PLL以質(zhì)取勝
- 頻率源可以說是一個(gè)通信系統(tǒng)的心臟，心臟的好壞很大程度上決定著一個(gè)機(jī)體的健康狀況，而鎖相環(huán)又是頻率源的主要組成部分，因此性能優(yōu)異的鎖相環(huán)芯片對(duì)于通信系統(tǒng)來說是非常重要的。 鎖相環(huán)的相位噪聲對(duì)電子設(shè)備和電子系統(tǒng)的性能影響很大。從頻域看它分布在載波信號(hào)兩旁按冪律譜分布，無論做發(fā)射激勵(lì)信號(hào)，還是接收機(jī)本振信號(hào)以及各種頻率基準(zhǔn)時(shí)，這些相位噪聲將在解調(diào)過程中都會(huì)和信號(hào)一樣出現(xiàn)在解調(diào)終端，引起基帶信噪比下降，誤碼率增加。 低相噪Hittite鎖相環(huán)產(chǎn)品分為集成VCO和沒有集成VCO兩種。集成VCO的PL
- 關(guān)鍵字： 世強(qiáng)電訊 PLL 基站類鎖相環(huán)
基于DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)
- 基于DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn),摘要：結(jié)合DDS+PLL技術(shù)，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)。詳細(xì)介紹系統(tǒng)中核心芯片的性能、結(jié)構(gòu)及使用方法，并運(yùn)用ADS和ADISimPLL軟件對(duì)設(shè)計(jì)方案進(jìn)行
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