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rf-fpga 文章進(jìn)入rf-fpga技術(shù)社區(qū)

FPGA加速三維CT圖像重建

針對三維圖像重建的經(jīng)典算法(FDK算法)在FPGA上的加速，提出了并行無等待流水線的實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明，該方法獲得了較高的加速比。
關(guān)鍵字：三維圖像重建 FDK算法 FPGA

一種改進(jìn)Turbo碼譯碼器的FPGA設(shè)計與實(shí)現(xiàn)

提出了一種基于MAX-Log-MAP算法的更有效減小譯碼延時的方法，通過并行計算前向狀態(tài)度量和后向狀態(tài)度量，將半次迭代譯碼延時縮短一半，而譯碼性能沒有損失，同時也減小了硬件實(shí)現(xiàn)中的時序控制復(fù)雜度。
關(guān)鍵字： Turbo碼迭代譯碼 FPGA

基于FPGA的立體視頻轉(zhuǎn)換系統(tǒng)

給出了以FPGA為核心、針對自由立體顯示器的立體視頻格式轉(zhuǎn)換系統(tǒng)的設(shè)計與實(shí)現(xiàn)方法。詳細(xì)介紹了系統(tǒng)的硬件構(gòu)成和FPGA邏輯設(shè)計，包括DVI控制、視頻格式轉(zhuǎn)換以及數(shù)據(jù)緩沖系統(tǒng)等。
關(guān)鍵字：視頻格式轉(zhuǎn)換數(shù)據(jù)緩沖系統(tǒng) FPGA

用FPGA實(shí)現(xiàn)優(yōu)化的指紋識別預(yù)處理算法

在選取較優(yōu)化的指紋識別預(yù)處理算法的基礎(chǔ)上，根據(jù)算法的結(jié)構(gòu)選取具有并行處理、低功耗、速度快等特點(diǎn)的FPGA作為實(shí)現(xiàn)算法的基本器件。由于用FPGA實(shí)現(xiàn)復(fù)雜算法較傳統(tǒng)器件從思考角度和實(shí)現(xiàn)方向上都有很大區(qū)別，所以本次設(shè)計從新的方向來完成傳統(tǒng)的指紋處理的設(shè)計。
關(guān)鍵字：指紋識別預(yù)處理 FPGA

基于FPGA的FIR濾波器的實(shí)現(xiàn)

提出了一種采用現(xiàn)場可編程門陣列器件FPGA并利用窗函數(shù)法實(shí)現(xiàn)線性FIR數(shù)字濾波器硬件電路的方案，并以一個十六階低通FIR數(shù)字濾波器電路的實(shí)現(xiàn)為例說明了利用Xilinx公司XC4000系列芯片的設(shè)計過程。設(shè)計的電路通過軟件程序進(jìn)行了驗(yàn)證和硬件仿真，結(jié)果表明電路工作正確可靠，能滿足設(shè)計要求。
關(guān)鍵字： FIR濾波器窗函數(shù) FPGA

IIR數(shù)字濾波器的FPGA仿真與實(shí)現(xiàn)

采用自頂向下的模塊化設(shè)計思想，介紹了一種采用級聯(lián)結(jié)構(gòu)在FPGA上實(shí)現(xiàn)IIR數(shù)字濾波器的設(shè)計方案。設(shè)計IIR數(shù)字濾波器的二階節(jié)，將二階節(jié)IIR數(shù)字濾波器級聯(lián)實(shí)現(xiàn)高階IIR數(shù)字濾波器，從而實(shí)現(xiàn)通過修改外圍參數(shù)來改變?yōu)V波器的頻率響應(yīng),根據(jù)不同的要求在不同規(guī)模的FPGA上加以實(shí)現(xiàn)。
關(guān)鍵字： IIR數(shù)字濾波器級聯(lián)結(jié)構(gòu) FPGA

FPGA設(shè)計的常見問題

只要輸入信號同時變化，（經(jīng)過內(nèi)部走線）組合邏輯必將產(chǎn)生毛刺。將它們的輸出直接連接到時鐘輸入端、清零或置位端口的設(shè)計方法是錯誤的，這可能會導(dǎo)致嚴(yán)重的后果。所以我們必須檢查設(shè)計中所有時鐘、清零和置位等對毛刺敏感的輸入端口，確保輸入不會含有任何毛刺。
關(guān)鍵字：毛刺置位信號 FPGA

基于FPGA的電子密碼鎖的研制

介紹在QUATUSII環(huán)境下，采用FPGA可編程邏輯器件開發(fā)的電子密碼鎖，并利用狀態(tài)機(jī)（FSM）實(shí)現(xiàn)鍵盤消抖及系統(tǒng)主控模塊的行為控制，從實(shí)際工程設(shè)計角度闡述了系統(tǒng)所有模塊及其工作原理、軟件設(shè)計方法，提出了系統(tǒng)設(shè)計注意要點(diǎn)。
關(guān)鍵字： QUATUSII 密碼鎖 FPGA 狀態(tài)機(jī)

MP3的FPGA設(shè)計

FPGA能滿足MP3整個系統(tǒng)的價格、功耗和性能要求,它們靈活的結(jié)構(gòu)使系統(tǒng)設(shè)計人員能在每種MP3播放機(jī)中最佳地實(shí)現(xiàn)各種功能。
關(guān)鍵字： MP3 邏輯模塊 FPGA

基于FPGA和單片機(jī)的掃頻儀研究與設(shè)計

在系統(tǒng)設(shè)計時，各個網(wǎng)絡(luò)的頻率特性對該系統(tǒng)的穩(wěn)定性、工作頻帶、傳輸特性等都具有重要影響。實(shí)際操作中，掃頻儀大大簡化了測量操作，提高了工作效率，達(dá)到了測量過程快速、直觀、準(zhǔn)確、方便的目的，在生產(chǎn)、科研、教學(xué)上得到廣泛運(yùn)用。
關(guān)鍵字：頻率特性掃頻儀 FPGA

帶硬件地址識別的UART IP的設(shè)計和實(shí)現(xiàn)

在通信和控制系統(tǒng)中，常使用異步串行通信控制器（UART）實(shí)現(xiàn)系統(tǒng)輔助信息的傳輸。為實(shí)現(xiàn)多點(diǎn)通信，通常用軟件識別發(fā)往本站點(diǎn)或其它站點(diǎn)的數(shù)據(jù)，這會加大CPU的開銷。介紹了一種基于FPGA的UART IP，由硬件實(shí)現(xiàn)多點(diǎn)通信時的數(shù)據(jù)過濾功能，降低了CPU的負(fù)擔(dān)，提高了系統(tǒng)性能。
關(guān)鍵字： UART IP FPGA

H.264/AVC中CAVLC編碼器的硬件設(shè)計與實(shí)現(xiàn)

設(shè)計了一種H.264標(biāo)準(zhǔn)的CAVLC編碼器，對原有軟件流程進(jìn)行部分改進(jìn)，提出了并行處理各編碼子模塊的算法結(jié)構(gòu)。
關(guān)鍵字：變長編碼非零系數(shù)級編碼 FPGA

FPGA/CPLD狀態(tài)機(jī)穩(wěn)定性研究

在FPGA/CPLD設(shè)計中,狀態(tài)機(jī)是最典型、應(yīng)用最廣泛的時序電路模塊,如何設(shè)計一個穩(wěn)定可靠的狀態(tài)機(jī)是我們必須面對的問題.
關(guān)鍵字：時序電路狀態(tài)機(jī) FPGA

數(shù)字變頻的FPGA實(shí)現(xiàn)

本文介紹了數(shù)字下變頻的組成結(jié)構(gòu)，并通過一個具體的實(shí)例，給出了FPGA實(shí)現(xiàn)的具體過程。
關(guān)鍵字：數(shù)字變頻 VHDL FPGA

時延估計算法的FPGA實(shí)現(xiàn)

時延估計是雷達(dá)、聲納等領(lǐng)域經(jīng)常遇到的一個問題，提出了利用相關(guān)計算法實(shí)現(xiàn)時延估計，并通過互譜插值提高估計精度。結(jié)合FPGA器件特性，運(yùn)用VHDL語言編程，實(shí)現(xiàn)了整個相關(guān)算法。利用QuartusⅡ和Mat
關(guān)鍵字：時延估計估計精度 FPGA 內(nèi)插

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計與實(shí)現(xiàn)
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