rh-asic 文章進(jìn)入rh-asic技術(shù)社區(qū)

PLD公司三極化形成

可編程邏輯器件（PLD）在與ASIC之激戰(zhàn)中已經(jīng)告捷：每年開始PLD設(shè)計(jì)的項(xiàng)目數(shù)目遠(yuǎn)遠(yuǎn)高于ASIC項(xiàng)目開工數(shù)。同時(shí)，PLD廠家之間也發(fā)生微妙的變化，由崛起時(shí)的爭強(qiáng)好斗和互不相讓，漸漸找到了各自的落腳點(diǎn)。目前看來，Xilinx的產(chǎn)品穩(wěn)居65nm FPGA市場，Altera最大的量產(chǎn)在90nm FPGA，Actel憑低功耗0.13微米FPGA在對功耗要求苛刻的領(lǐng)域站穩(wěn)了腳跟。昔日的兩個(gè)龐然大物——Xilinx和Altera之間拉開了距離，同時(shí)小型FPGA廠商如Actel躍躍欲試，漸漸跳
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提高ASIC驗(yàn)證的速度與可視性

　　前言　　高性能、高容量FPGA在ASIC/SoC原型設(shè)計(jì)及系統(tǒng)兩方面的應(yīng)用持續(xù)增長。這些設(shè)計(jì)通常包括硬件及嵌入式軟件(也可能包括應(yīng)用軟件)的復(fù)雜組合，這給系統(tǒng)驗(yàn)證帶來了巨大負(fù)擔(dān)，原因是檢測、隔離、調(diào)試及校正故障要比最初設(shè)計(jì)所花費(fèi)的時(shí)間、資金和工程資源多得多。　　由于軟硬件之間交互作用相當(dāng)復(fù)雜且無法預(yù)見，僅僅是找到深藏于系統(tǒng)中的故障就需要進(jìn)行長時(shí)間的測試序列，而且隨后的調(diào)試過程還需要花費(fèi)更多的時(shí)間及精力。另外，如果驗(yàn)證測試使用視頻流等實(shí)際數(shù)據(jù)時(shí)，那么間發(fā)故障將很難(如果并非不可能)重現(xiàn)。　　
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實(shí)現(xiàn)電源排序的簡單電路

　　asic、fpga和dsp可能需要多個(gè)電源電壓，而這些電源電壓的啟動(dòng)順序有種種限制。通常電壓值最高的i/o電壓常常必須首先啟動(dòng)，然后其他電壓按照從高到低的順序逐一啟動(dòng)，最后啟動(dòng)的是芯核電壓。這種情況可能還要求一個(gè)電源線的電壓不能比另一電源線的電壓大一個(gè)二極管壓降以上;否則過大的電流可從i/o電壓通過ic回流到較低的電壓，有可能損壞昂貴的ic。你控制這一順序的常用方法是，在排序的相鄰電壓線之間連接外部二極管，以便把一個(gè)較高的電壓嵌位到一個(gè)較低電壓的一個(gè)二極管壓降以內(nèi)，從而防止ic中可能出現(xiàn)的閂鎖現(xiàn)象。二
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Xilinx開放源碼硬件創(chuàng)新大賽復(fù)賽名單公布

2008年1月8日，北京訊：自2007年6月正式開始的覆蓋全國高校的“中國電子學(xué)會Xilinx開放源碼硬件創(chuàng)新大賽”初賽經(jīng)過大賽組委會的認(rèn)真篩選，來自34所高校的53支隊(duì)伍從170多支參賽隊(duì)伍中脫穎而出，入圍復(fù)賽階段。入圍隊(duì)伍中，大連理工，清華，電子科大，西安電子科大等表現(xiàn)突出，僅大連理工就有6支隊(duì)伍進(jìn)入復(fù)賽。開賽以來，包括清華、北大、中國電子科技大學(xué)、西安電子科技大學(xué)、中國科技大學(xué)等在內(nèi)的近50所高校學(xué)生踴躍報(bào)名，共有170多只隊(duì)伍的1000多位在校
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電壓調(diào)節(jié)技術(shù)用于SoC低功耗設(shè)計(jì)

　　引言　　SoC即“System on chip”,通俗講為“芯片上的系統(tǒng)”,主要用于便攜式和民用的消費(fèi)的電子產(chǎn)品。隨著便攜式和民用電子產(chǎn)品的高速發(fā)展,廣大用戶對便攜設(shè)備新功能的要求永無止境。于是要求設(shè)計(jì)人員在設(shè)計(jì)小型便攜式消費(fèi)類電子產(chǎn)品時(shí),不僅要縮小產(chǎn)品尺寸、降低成本,更重要的是降低功耗,用戶都希望便攜式產(chǎn)品的電池充電后的工作時(shí)間越長越好。于是,系統(tǒng)設(shè)計(jì)與SoC 設(shè)計(jì)人員面臨著在增加功能的同時(shí)保證電池的使用時(shí)間的挑戰(zhàn)。要達(dá)到這一點(diǎn),就需要使用新的節(jié)能技術(shù),比如電壓調(diào)節(jié)(voltage scalin
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ARM、DSP、FPGA的技術(shù)特點(diǎn)和區(qū)別是什么

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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高密度IC設(shè)計(jì)中面臨的ASIC與FPGA的抉擇

　　在過去10年間，全世界的設(shè)計(jì)人員都討論過使用ASIC或者FPGA來實(shí)現(xiàn)數(shù)字電子設(shè)計(jì)的好處。通常這些討論將完全定制IC的性能優(yōu)勢和低功耗與FPGA的靈活性和低NRE成本進(jìn)行比較。設(shè)計(jì)隊(duì)伍應(yīng)當(dāng)在ASIC設(shè)計(jì)中先期進(jìn)行NRE投資，以最大限度地提高性能、降低尺寸以及降低大批量制造時(shí)的成本?或者設(shè)計(jì)隊(duì)伍應(yīng)該為市場設(shè)計(jì)只有FPGA能夠提供的具有高度可配置功能、能夠快速完成任務(wù)的最終產(chǎn)品? 　　事實(shí)上，由于高密度IC設(shè)計(jì)面臨的日益嚴(yán)重的挑戰(zhàn)，上面的觀點(diǎn)并不重要。隨著ASIC設(shè)計(jì)人員進(jìn)入每一個(gè)新的工藝過程，設(shè)計(jì)變得
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可編程SoC(SoPC)

SOPC ( System on a Programmable Chip，片上可編程系統(tǒng))是以PLD(可編程邏輯器件)取代ASIC(專用集成電路)，更加靈活、高效的技術(shù)SOC (System On Chip)解決方案。SOPC代表一種新的系統(tǒng)設(shè)計(jì)技術(shù)，也是一種初級的軟硬件協(xié)同設(shè)計(jì)技術(shù)。與 SOC 技術(shù)相比，集成電路只有安裝在整機(jī)系統(tǒng)中才能發(fā)揮它的作用。IC芯片是通過印刷電路板(PCB
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使用ISE設(shè)計(jì)工具優(yōu)化FPGA的功耗

　　自從Xilinx公司推出FPGA二十多年來，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現(xiàn)數(shù)字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應(yīng)商及其客戶關(guān)注的問題。　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開移動(dòng)電子設(shè)備等新興市場之門的關(guān)鍵。　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗(yàn)。本文說明如何應(yīng)用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。　　CM
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多晶硅價(jià)格走高專家剖析太陽能電池反跌之謎

　　即便原材料多晶硅的價(jià)格一直持續(xù)高漲，國內(nèi)大部分太陽能電池組件制造商仍計(jì)劃調(diào)低或維持產(chǎn)品價(jià)格穩(wěn)定，以贏取更多的市場份額。環(huán)球資源最新發(fā)布的研究報(bào)告顯示，88%的受訪供應(yīng)商將調(diào)低或維持產(chǎn)品價(jià)格穩(wěn)定，只有12%的受訪者計(jì)劃調(diào)升產(chǎn)品價(jià)格。　　報(bào)告出版人區(qū)乃光表示，“由于市場預(yù)計(jì)多晶硅短缺的情況將會持續(xù)至2009年，因此很多太陽能電池組件制造商正實(shí)行簡化生產(chǎn)程序的措施，其中包括通過規(guī)模經(jīng)濟(jì)增加效率、進(jìn)入產(chǎn)業(yè)鏈下游及研發(fā)制造使用較少量多晶硅的較薄的太陽能電池?！? 　　據(jù)悉，計(jì)劃減低生產(chǎn)成本的受訪供應(yīng)商中：2
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千兆高端防火墻的技術(shù)發(fā)展趨勢

防火墻的未來是向著高性能，強(qiáng)大的QoS保證能力和深度防御三個(gè)方向發(fā)展。政府，金融電力等關(guān)鍵行業(yè)的數(shù)據(jù)中心、大型電信運(yùn)營商的網(wǎng)絡(luò)流量巨大，業(yè)務(wù)復(fù)雜。多業(yè)務(wù)下的流量劇增不僅對帶寬提出了很高的要求，而且對防火墻多業(yè)務(wù)支持的功能和性能方面也提出了很高的要求。　　因此，典型的千兆高端防火墻的技術(shù)特征是具有4G到10G線速處理和能力；在承受海量業(yè)務(wù)流突發(fā)的情況下保證流媒體，視頻，語音等時(shí)延敏感應(yīng)用的穩(wěn)定運(yùn)行的能力。高端用戶往往采用高性能服務(wù)器對外提供特定的
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一種新型音頻功放數(shù)字電調(diào)諧的ASIC實(shí)現(xiàn)

本文介紹了一種新型具有數(shù)字音量調(diào)節(jié)功能音頻功放的工作原理和設(shè)計(jì)方法,并將設(shè)計(jì)應(yīng)用于實(shí)際電路中,獲得了很好的效果. 采用按鍵式音量控制器操作方便,大幅降低了與此相關(guān)的軟件成本,應(yīng)用前景廣闊. 音頻功放電路在實(shí)際應(yīng)用中都要涉及到音量的電調(diào)諧問題,而通過調(diào)節(jié)放大電路的增益來控制音頻放大電路的音量是比較有效的,目前應(yīng)用比較多的有以下2&n
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SOPC中自定義外設(shè)和自定義指令性能分析

　　引言　　NiosII是一個(gè)嵌入式軟核處理器，除了可以根據(jù)需要任意添加已經(jīng)提供的各種外設(shè)以外，用戶還可以通過定制自定義外設(shè)和自定義指令的方式來滿足各種應(yīng)用需求。定制用戶外設(shè)和用戶指令是使用NiosII嵌入式軟核處理器的重要特征。定制的用戶外設(shè)能夠以“硬件加速器”的形式實(shí)現(xiàn)各種各樣用戶要求的功能;同時(shí)定制的用戶指令，可以把一個(gè)復(fù)雜的標(biāo)準(zhǔn)指令序列簡化為一條用硬件實(shí)現(xiàn)的單個(gè)指令，以增強(qiáng)對實(shí)時(shí)軟件算法的處理能力。近來，隨著國內(nèi)SOPC開發(fā)的逐步深入，這兩者的性能開始成為一個(gè)關(guān)注的焦點(diǎn)。本文通過CRC32對S
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FARADAY選擇CADENCE VOLTAGESTORM用于高級65納米低功耗簽收

　　Cadence設(shè)計(jì)系統(tǒng)公司與領(lǐng)先的ASIC和硅智產(chǎn)(SIP)無晶圓IC設(shè)計(jì)公司智原科技宣布智原已經(jīng)采用Cadence® VoltageStorm® 功率分析技術(shù)進(jìn)行低功耗簽收，并支持智原的尖端低功耗設(shè)計(jì)。智原使用VoltageStorm的靜態(tài)和動(dòng)態(tài)功率分析檢驗(yàn)其高級低功耗設(shè)計(jì)技術(shù)，包括功率門控、去耦合電容優(yōu)化和多電源多電壓(MSMV)規(guī)劃。　　智原有一套現(xiàn)成的功率分析解決方案，目前已經(jīng)成功發(fā)展到90納米級別。不過由于意識到了65納米及以下級別低功耗簽收帶來的新技術(shù)挑戰(zhàn)，智原對目前市
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處理器存儲器子系統(tǒng)中的SoC功耗優(yōu)化設(shè)計(jì)

　　在新的系統(tǒng)級芯片(SoC)設(shè)計(jì)中，尤其是對便攜式設(shè)備而言，對整個(gè)系統(tǒng)功耗的優(yōu)化正變得與性能和面積優(yōu)化同樣重要。有些EDA工具具有門控時(shí)鐘、降壓、降頻和減少漏電電流等功能，有些芯片制造商能夠提供低功耗庫和工藝，所有這些工藝都非常費(fèi)時(shí);在最好情況下能夠提供兩倍的性能提升，因?yàn)檫@些提升是在設(shè)計(jì)周期的后端進(jìn)行的。　　功耗優(yōu)化的最佳時(shí)間是在設(shè)計(jì)周期的一開始進(jìn)行，即在確定體系結(jié)構(gòu)的系統(tǒng)級進(jìn)行優(yōu)化。確定系統(tǒng)級體系結(jié)構(gòu)對功耗影響非常大，如局部存儲器和高速緩存的數(shù)量和容量。在設(shè)計(jì)周期的一開始進(jìn)行優(yōu)化可以減少功耗十倍
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