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solido ip 文章進(jìn)入solido ip技術(shù)社區(qū)

利用FFT IP Core實(shí)現(xiàn)FFT算法

結(jié)合工程實(shí)踐，介紹了一種利用FFT IP Core實(shí)現(xiàn)FFT的方法，設(shè)計(jì)能同時(shí)對(duì)兩路實(shí)數(shù)序列進(jìn)行256點(diǎn)FFT運(yùn)算，并對(duì)轉(zhuǎn)換結(jié)果進(jìn)行求模平方運(yùn)算，且對(duì)數(shù)據(jù)具有連續(xù)處理的能力。設(shè)計(jì)采用低成本的FPGA實(shí)現(xiàn)，具有成本低、性能高、
關(guān)鍵字： FFT Core IP 算法

可以將第三方的IP(來(lái)自VHDL或Verilog)吸納到NI Fl

如果適配器模塊是由NI公司開(kāi)發(fā)的，那么不需要任何VHDL或其他硬件描述語(yǔ)言的經(jīng)驗(yàn)。所有的FPGA編程均通過(guò)NI LabVIEW FPGA模塊和NI-RIO驅(qū)動(dòng)程序軟件以圖形化的方式完成。如果該適配器模塊是由第三方開(kāi)發(fā)的，則或許提供定
關(guān)鍵字： FlexRIO Verilog VHDL IP

TCP/IP遠(yuǎn)程網(wǎng)絡(luò)步進(jìn)電機(jī)控制器

在計(jì)算機(jī)整合制造業(yè)(CIM)或工業(yè)自動(dòng)化(IA)領(lǐng)域，許多控制設(shè)備進(jìn)行長(zhǎng)距離的數(shù)據(jù)傳送時(shí)有困難，抗干擾性能不好,多 ...
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基于FPGA的UPFC控制器IP設(shè)計(jì)

　0 引言　　統(tǒng)一潮流控制器(Unified Power Flow Con-troller，簡(jiǎn)稱(chēng)UPFC)是一種可以較大范圍地控制電流使之按指定路經(jīng)流動(dòng)的設(shè)備，它可在保證輸電線輸送容量接近熱穩(wěn)定極限的同時(shí)又不至于過(guò)負(fù)荷?？刂葡到y(tǒng)是UPFC的核
關(guān)鍵字： IP 設(shè)計(jì) 控制器 UPFC FPGA 基于

IP承載網(wǎng)絡(luò)規(guī)劃設(shè)計(jì)探討

毋庸置疑，現(xiàn)代通信網(wǎng)絡(luò)的發(fā)展，是由業(yè)務(wù)需求和市場(chǎng)需求來(lái)決定的，而不是技術(shù)的發(fā)展。我們回頭看看互聯(lián)網(wǎng)（IP網(wǎng)絡(luò)）的發(fā)展歷程，這其中市場(chǎng)推動(dòng)的痕跡非常明顯：這一種六七十年代就已經(jīng)誕生的IP網(wǎng)絡(luò)技術(shù)，在九十年代
關(guān)鍵字：探討規(guī)劃設(shè)計(jì) 網(wǎng)絡(luò) 承載 IP

基于Nios II步進(jìn)電機(jī)控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)

摘要根據(jù)Nios II處理器的Avalon總線規(guī)范，設(shè)計(jì)了一款面向步進(jìn)電機(jī)的控制器IP核。該定制IP核采用軟、硬件協(xié)同設(shè)計(jì)的方法，功能符合Avalon總線的讀寫(xiě)傳輸時(shí)序，具有完備的步進(jìn)電機(jī)驅(qū)動(dòng)能力。仿真結(jié)果表明，該IP核具有
關(guān)鍵字： IP 設(shè)計(jì) 實(shí)現(xiàn) 控制器電機(jī) Nios II 步進(jìn) 基于

基于Nios II處理器的SVPWM IP Core設(shè)計(jì)

摘要為降低FPGA實(shí)現(xiàn)3電平SVPWM算法的復(fù)雜性，減小SVPWM模塊所占用的資源，文中利用正弦函數(shù)和余弦函數(shù)的關(guān)系，采用小容量ROM提出了一種新的SVPWM控制算法。利用Verilog HDL實(shí)現(xiàn)了算法的硬件設(shè)計(jì)，并封裝成IP核以方便
關(guān)鍵字： SVPWM Nios Core IP

IP承載網(wǎng)絡(luò)規(guī)劃設(shè)計(jì)分析

毋庸置疑，現(xiàn)代通信網(wǎng)絡(luò)的發(fā)展，是由業(yè)務(wù)需求和市場(chǎng)需求來(lái)決定的，而不是技術(shù)的發(fā)展。我們回頭看看互聯(lián)網(wǎng)（IP網(wǎng)絡(luò)）的發(fā)展歷程，這其中市場(chǎng)推動(dòng)的痕跡非常明顯：這一種六七十年代就已經(jīng)誕生的IP網(wǎng)絡(luò)技術(shù)，在九十年代
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ATM網(wǎng)絡(luò)與IP兼容技術(shù)介紹

ATM可以提供空前的可伸縮性和性?xún)r(jià)比，以及對(duì)將來(lái)的實(shí)時(shí)業(yè)務(wù)、多媒體業(yè)務(wù)等的支持,ATM將扮演重要的角色。但目前的信息體系，即LAN和WAN，建立在網(wǎng)絡(luò)層協(xié)議如IP、IPX、AppleTalk等的基礎(chǔ)上，因此，ATM的成功及Internet
關(guān)鍵字：技術(shù) 介紹兼容 IP 網(wǎng)絡(luò) ATM

基于IP復(fù)用和SOC技術(shù)的微處理器FSPLCSOC模塊設(shè)計(jì)

基于IP復(fù)用和SOC技術(shù)的微處理器FSPLCSOC模塊設(shè)計(jì),1 引言　　文中采用IP核復(fù)用方法和SOC技術(shù)基于AVR 8位微處理器AT90S1200IP Core設(shè)計(jì)專(zhuān)用PLC微處理器FSPLCSOC模塊。隨著芯片集成程度的飛速提高，IC產(chǎn)業(yè)中形成了以片上系統(tǒng)SOC(System-on-Chip)技術(shù)為主的設(shè)計(jì)方式。一
關(guān)鍵字： FSPLCSOC 模塊設(shè)計(jì) 微處理器技術(shù) IP 復(fù)用 SOC 基于

MCU&USB設(shè)備控制器IP核的設(shè)計(jì)

MCUUSB設(shè)備控制器IP核的設(shè)計(jì),摘要：用硬件描述語(yǔ)言verilog HDL設(shè)計(jì)實(shí)現(xiàn)了一種MCUUSB設(shè)備控制器IP核。論文首先簡(jiǎn)要介紹了設(shè)計(jì)的背景,重點(diǎn)對(duì)自主研發(fā)的將MCUUSB控制器集成于一個(gè)芯片的設(shè)計(jì)和研究分析。最后給出nc-verilog功能仿真方案以及FPGA驗(yàn)
關(guān)鍵字：設(shè)計(jì) IP 控制器設(shè)備 MCU&USB

嵌入式微處理器IP core設(shè)計(jì)與分析

嵌入式微處理器IP core設(shè)計(jì)與分析,摘要：本文在對(duì)傳統(tǒng)微控制器進(jìn)行系統(tǒng)分析的基礎(chǔ)上，提出了一種較好的改進(jìn)設(shè)計(jì)方法?；乇芰藗鹘y(tǒng)微控制器基于累加器的ALU結(jié)構(gòu)及算術(shù)邏輯指令：并在指令執(zhí)行時(shí)序上盡量減少指令執(zhí)行所需的時(shí)鐘周期。通過(guò)仿真驗(yàn)證證明該設(shè)
關(guān)鍵字：設(shè)計(jì) 分析 core IP 微處理器嵌入式

基于嵌入式Linux的TFT LCD IP及驅(qū)動(dòng)的設(shè)計(jì)

系統(tǒng)總體設(shè)計(jì)方案本系統(tǒng)的總體設(shè)計(jì)框圖如圖1所示。
圖1 系統(tǒng)框圖

Nios II處理器在SDRAM中開(kāi)辟幀緩沖(Frame buffer)，可以是單緩沖也可以是雙緩沖。以單緩沖為例。處理器將一幀圖像數(shù)據(jù)(640times;480times;2Byt
關(guān)鍵字： IP 驅(qū)動(dòng) 設(shè)計(jì) LCD TFT 嵌入式 Linux 基于

AVR AT90S1200 IP核設(shè)計(jì)及復(fù)用技術(shù)

1 引言　　隨著芯片集成程度的飛速提高，一個(gè)電子系統(tǒng)或分系統(tǒng)可以完全集成在一個(gè)芯片上，IC產(chǎn)業(yè)中形成了以片上系統(tǒng)SOC(System-on-Chip)技術(shù)為主的設(shè)計(jì)方式。同時(shí)IC設(shè)計(jì)能力和EDA工具卻相對(duì)落后于半導(dǎo)體工藝技術(shù)的發(fā)
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移動(dòng)操作SoC接口IP組件設(shè)計(jì)

移動(dòng)操作SoC接口IP組件設(shè)計(jì),　1 引言

　　移動(dòng)操作或移動(dòng)計(jì)算（mobile computing）原是通訊領(lǐng)域的研究方向，隨著數(shù)字無(wú)線通信技術(shù)和嵌入式計(jì)算技術(shù)的發(fā)展、應(yīng)用與融合，移動(dòng)操作已逐步成為嵌入式系統(tǒng)中很具發(fā)展?jié)摿Φ囊粋€(gè)領(lǐng)域［1］。SoC（Sy
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solido ip介紹

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solido ip電路

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由于具備大規(guī)模生產(chǎn)能力、低成本工具和越來(lái)越低的掩膜價(jià)格，當(dāng)前的專(zhuān)用 ASIC 設(shè)計(jì)極具成本優(yōu)勢(shì)
R_10013

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