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vhdl 文章進入vhdl 技術(shù)社區(qū)

基于VHDL的DRAM控制器設(shè)計

基于VHDL的DRAM控制器設(shè)計, 80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場的上導(dǎo)產(chǎn)品之一，已廣泛應(yīng)用于電腦終端、程控交換和工控等領(lǐng)域。在該嵌入式微處理器片內(nèi)，集成有DRAM RCU單元，即DRAM刷新控制單元。RCU單元可以自動產(chǎn)生
關(guān)鍵字：設(shè)計控制器 DRAM VHDL 基于

基于VHDL的通信編碼波形的設(shè)計與仿真

引言信號傳輸一般可分為兩大部分：編碼與解碼。其中編碼要求根據(jù)所傳輸信號特點選擇合適的編碼方式。由于不同的信號在不同的環(huán)境中進行傳輸，受到的干擾是不同的，而選擇合適的編碼方法可以最大限度的避免干擾，使通
關(guān)鍵字：設(shè)計仿真波形編碼 VHDL 通信基于

基于CPLD/FPGA的VHDL電路優(yōu)化設(shè)計

基于CPLD/FPGA的VHDL電路優(yōu)化設(shè)計,VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。它是一種面向設(shè)計、多層次的硬件描述語言，是集行為描述、RTL
關(guān)鍵字：優(yōu)化設(shè)計電路 VHDL CPLD/FPGA 基于

基于EP1C6Q240C8和VHDL的定時器的方案設(shè)計

本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間，其最長時間設(shè)定可長達99小
關(guān)鍵字： 240C Q240 VHDL 240

基于FPGA與單片機的波形發(fā)生器設(shè)計

摘要：利用FPGA與單片機相結(jié)合的方法，使用單片機控制FPGA產(chǎn)生頻率為10Hz~20kHz的正弦波，鋸齒波，三角波和四路分別 ...
關(guān)鍵字： FPGA 單片機 VHDL DDS

基于VHDL的SDRAM接口設(shè)計

基于VHDL的SDRAM接口設(shè)計,RAM通常用于數(shù)據(jù)和程序的緩存,隨著半導(dǎo)體工業(yè)的發(fā)展，RAM獲得了飛速的發(fā)展，從RAM、DRAM(Dynamic RAM，即動態(tài)RAM)發(fā)展到SDRAM(Synchronous Dynamic RAM，即同步動態(tài)RAM)，RAM的容量越來越大、速度越來越高，可以說存
關(guān)鍵字：設(shè)計接口 SDRAM VHDL 基于

VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用

摘　要】　通過設(shè)計實例詳細介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與 ...
關(guān)鍵字： VHDL FPGA CPLD EDA

VHDL語言中信號的不同形式設(shè)置

VHDL語言中信號的不同形式設(shè)置,摘要：通過一個偶同位產(chǎn)生器邏輯功能的實現(xiàn)過程，介紹了VHDL語言中信號設(shè)置的不同方式及注意事項，并給出了完整的程序代碼。關(guān)鍵詞：VHDL；程序1概述VHDL是一種快速的電路設(shè)計工具，功能涵蓋了電路描述、電路合成、
關(guān)鍵字：形式設(shè)置不同信號語言 VHDL

基于VHDL的異步FIFO設(shè)計

摘要：FIFO經(jīng)常應(yīng)用于從一個時鐘域傳輸數(shù)據(jù)到另一個異步時鐘域。為解決異步FIFO設(shè)計過程中空滿標(biāo)志判斷難以及FPGA亞穩(wěn)態(tài)的問題，提出一種新穎的設(shè)計方案，即利用格雷碼計數(shù)器(每次時鐘到來僅有1位發(fā)生改變)表示讀／寫
關(guān)鍵字：設(shè)計 FIFO 異步 VHDL 基于

用VHDL語言開發(fā)的出租車計費系統(tǒng)設(shè)計

用VHDL語言開發(fā)的出租車計費系統(tǒng)設(shè)計,0 引言　　出租車計價系統(tǒng)較多的是利用單片機進行控制，但較易被私自改裝，且故障率相對較高，且不易升級;而FPGA具有高密度、可編程及有強大的軟件支持等特點，所以設(shè)計的產(chǎn)品具有功能強、可靠性高、易于修改等特點。
關(guān)鍵字：計費系統(tǒng) 設(shè)計出租車開發(fā) 語言 VHDL

VHDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

1引言EDA（電子設(shè)計自動化）關(guān)鍵技術(shù)之一是采用硬件描述語言（HDL）描述電路系統(tǒng)，包括電路結(jié)構(gòu)、行為方式、...
關(guān)鍵字： VHDL

用VHDL設(shè)計有限狀態(tài)機的方法

用VHDL設(shè)計有限狀態(tài)機的方法,現(xiàn)代數(shù)字系統(tǒng)的設(shè)計一般都采用自頂向下的模塊化設(shè)計方法。即從整個系統(tǒng)的功能出發(fā)，將系統(tǒng)分割成若干功能模塊。在自頂向下劃分的過程中，最重要的是將系統(tǒng)或子系統(tǒng)按計算機組成結(jié)構(gòu)那樣劃分成控制器和若干個受控制的
關(guān)鍵字：方法狀態(tài) 有限設(shè)計 VHDL

VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用?

VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用?,【摘　要】　通過設(shè)計實例詳細介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
關(guān)鍵詞：VHDL，F(xiàn)PGA／CPLD，EDA
關(guān)鍵字：開發(fā) 應(yīng)用 CPLD FPGA 語言 VHDL

汽車尾燈VHDL設(shè)計

汽車尾燈VHDL設(shè)計標(biāo)簽/分類：
1．系統(tǒng)設(shè)計要求
用6個發(fā)光管模擬6個汽車尾燈（左右各3個），用4個開關(guān)作為汽車控制信號,分別為：左拐、右拐、故障和剎車。
車勻速行駛時，6個汽車尾燈全滅；右拐時，車右邊
關(guān)鍵字： VHDL 汽車尾燈

VHDL語言在EDA仿真中的應(yīng)用

隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)的設(shè)計正朝高速度、大容量、小體積的方向發(fā)展，傳統(tǒng)的自底而上的設(shè)計方法已難以適應(yīng)形勢。EDA(Electronic Design Automation)技術(shù) 的應(yīng)運而生，使傳統(tǒng)的電子系統(tǒng)設(shè)計發(fā)生了根本的變革。
關(guān)鍵字： VHDL EDA 仿真中的應(yīng)用

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VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后 [ 查看詳細 ]

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