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EDA技術(shù)在數(shù)字電路設(shè)計方案中的影響
- 隨著科學研究與技術(shù)開發(fā)市場化，采用傳統(tǒng)電子設(shè)計手段在較短時間內(nèi)完成復雜電子系統(tǒng)設(shè)計，已經(jīng)越來越難完成了。EDA(EleCTRonICs Design Automation)技術(shù)是隨著集成電路和計算機技術(shù)飛速發(fā)展應運而生一種高級、快速、有效電子設(shè)計自動化工具?！ ?、EDA技術(shù) EDA(電子線路設(shè)計座自動化)是以計算機為工作平臺、以硬件描述語言(VHDL)為設(shè)計語言、以可編程器件(CPLD/FPGA)為實驗載體、以ASIC/SOC芯片為目標器件、進行必要元件建模和系統(tǒng)仿真電子產(chǎn)品自
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數(shù)字電路設(shè)計入門之數(shù)字設(shè)計的任務(wù)和兩項基本功
- 這次我們講一講如何入門學習硬件描述語言和數(shù)字邏輯電路;學習數(shù)字邏輯電路，我推薦的一本書就是--《數(shù)字設(shè)計-原理與實踐》，其他的深入點可以看看《完整數(shù)字設(shè)計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設(shè)計電路，如何調(diào)試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。
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基于FPGA的伺服驅(qū)動器分周比設(shè)計與實現(xiàn)
- 引 言 電動機是各類數(shù)控機床的重要執(zhí)行部件。要實現(xiàn)對電動機的精確位置控制，轉(zhuǎn)子的位置必須能夠被精確的檢測出來。光電編碼器是目前最常用的檢測器件。光電編碼器分為增量式、絕對式和混合式。其中，增量式以其構(gòu)造簡單，機械壽命長，易實現(xiàn)高分辨率等優(yōu)點，已被廣泛采用。增量式光電編碼器輸出有A，B，Z三相信號，其中A相和B相相位相差90°，Z相是編碼器的“零位”，每轉(zhuǎn)只輸出一個脈沖。在應用中，經(jīng)常需要對A相、B相正交脈沖按照一定的比例，即分周比進行分頻。分頻的難點是，無論設(shè)定分
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三相SPWM波形發(fā)生器的設(shè)計與仿真
- 本文提出了一種采用VHDL硬件描述語言設(shè)計新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設(shè)計了死區(qū)時間可調(diào)的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設(shè)計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
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基于FPGA與VHDL的微型打印機的驅(qū)動設(shè)計
- 引 言 FPGA 即現(xiàn)場可編程邏輯陣列。是在CPLD 的基礎(chǔ)上發(fā)展起來的新型高性能可編程邏輯器件。FPGA的集成度很高，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復雜的時序與組合邏輯電路功能,適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。新一代的FPGA 甚至集成了中央處理器( CPU ) 或數(shù)字處理器( DSP) 內(nèi)核，在一片F(xiàn)PGA 上進行軟硬件協(xié)同設(shè)計，為實現(xiàn)片上可編程系統(tǒng)( SOPC) 提供了強大的硬件支持。對微型打印機的驅(qū)動，傳統(tǒng)方法是使用單片機是實現(xiàn)對其的時序控制。隨著FPGA
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一種用VHDL設(shè)計實現(xiàn)的有線電視機頂盒信源發(fā)生方案
- VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC(超高速集成電路)計劃的一部分，并于1986年和1987年分別成為美國國防部和IEEE的工業(yè)標準。作為一種硬件設(shè)計時采用的標準語言，VHDL具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和門級三個不同層次的設(shè)計，這樣設(shè)計師將在TOP-DOWN設(shè)計的全過程中均可方便地使用同一種語言。而且，VHDL設(shè)計是一種“概念驅(qū)動式”的高層設(shè)計技術(shù)，設(shè)計人員毋需通過門級原理圖描述電路
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10個心率監(jiān)控裝置設(shè)計方案，包括電路圖原理圖等
- 心率監(jiān)控器是一款用于監(jiān)測人體心跳速率的器件。心率的單位是bpm(每分鐘心跳數(shù))。人體的心跳速率根據(jù)其日常身體活動、睡眠和基本健康狀況的不同而有所差別。本文為大家介紹幾種心率計及心率監(jiān)測系統(tǒng)的設(shè)計，供大家使用參考。 基于EFM32TG840的便攜式心率計的設(shè)計方案 在消費電子領(lǐng)域，便攜式電子產(chǎn)品由于體積小、質(zhì)量輕的特點越來越受到消費者的喜愛，已成為人們生活中不可缺少的部分?；谶@個思路，我們設(shè)計了一款便攜式心率計，它可以替代用脈搏聽診器等進行測量的傳統(tǒng)方法，使用非常方便。 一種便攜式單
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基于CMOS或CCD圖像傳感器的經(jīng)典設(shè)計及技術(shù)文獻匯總
- 圖像傳感器，或稱感光元件，是一種將光學圖像轉(zhuǎn)換成電子信號的設(shè)備，它被廣泛地應用在數(shù)碼相機和其他電子光學設(shè)備中。早期的圖像傳感器采用模擬信號，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補式金屬氧化物半導體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應用及技術(shù)文獻，供大家參考。 基于USB傳輸及CMOS圖像傳感器的指紋識別儀的實
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FIR濾波器設(shè)計方案匯總，包括FPGA、DSP、MATLAB等架構(gòu)
- FIR濾波器，有限長單位沖激響應濾波器，又稱為非遞歸型濾波器，是數(shù)字信號處理系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴格的線性相頻特性，同時其單位抽樣響應是有限長的，因而濾波器是穩(wěn)定的系統(tǒng)。因此，F(xiàn)IR濾波器在通信、圖像處理、模式識別等領(lǐng)域都有著廣泛的應用。本文著重介紹基于不同結(jié)構(gòu)的FIR濾波器的設(shè)計方案，供大家參考。 基于FPGA 的FIR 數(shù)字濾波器設(shè)計方案 基于FPGA分布式算法的低通FIR濾波器的設(shè)計與實現(xiàn) 二維FIR濾波器的FPGA實現(xiàn) 基于XC2V10
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一種基于通用型PCI接口的VHDL-CPLD設(shè)計
- 用CPLD設(shè)計所構(gòu)成的CPI接口系統(tǒng)具有簡潔、可靠等優(yōu)點，是一種行之有效的設(shè)計途徑。很多技術(shù)雜志和網(wǎng)站上，都有不少用CPLD設(shè)計PCI 常規(guī)傳輸系統(tǒng)的文章。但用這些方法在MzxPlusII、Fundition等環(huán)境下進行模擬仿真時，其產(chǎn)生的時序往往與PCI規(guī)范有很大出入。雖然 Altera 等公司推出PCI核可以直接使用，但這樣的內(nèi)核占用CPLD資源較多，且能適配的器件種類少，同時價格也高，在實際設(shè)計應用中有很大的局限性。因此，使用通用型CPLD器件設(shè)計簡易型PCI接口有很大的現(xiàn)實意義。在Compac
- 關(guān)鍵字： PCI VHDL-CPLD Compact接口
一種基于CPLD的電梯運行控制器設(shè)計
- 1引言 隨著社會的發(fā)展。使用電梯越來越普遍，已從原來只在商業(yè)大廈、賓館過渡到在辦公室、居民樓等多種建筑中，并且對電梯功能的要求也不斷提高，其相應控制方式也在不斷發(fā)生變化。電梯的微機化控制主要有：PLC控制、單板機控制、單片機控制、單微機控制、多微機控制和人工智能控制等。隨著EDA技術(shù)的快速發(fā)展，PLD器件已廣泛應用于電子設(shè)計與控制的各個方面。這里使用CPLD器件，采用VHDL語言設(shè)計一個16樓層單個載客箱的電梯控制系統(tǒng)，此控制系統(tǒng)具有使用安全可靠，功能全面的特點，方便人們生活。 2系統(tǒng)總體
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基于FPGA/CPLD的VHDL語言電路設(shè)計優(yōu)化方法
- VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。它是一種面向設(shè)計、多層次的硬件描述語言，是集行為描述、RTL描述、門級描述功能為一體的語言，并已成為描述、驗證和設(shè)計數(shù)字系統(tǒng)中最重要的標準語言之一。由于VHDL在語法和風格上類似于高級編程語言，可讀性好，描述能力強，設(shè)計方法靈活，可移植性強，因此它已成為廣大EDA工程師的首選。目前，
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基于CPLD的DRAM控制器設(shè)計方法
- 80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場的上導產(chǎn)品之一，已廣泛應用于電腦終端、程控交換和工控等領(lǐng)域。在該嵌入式微處理器片內(nèi)，集成有DRAM RCU單元，即DRAM刷新控制單元。RCU單元可以自動產(chǎn)生DRAM刷新總線周期，它工作于微處理器的增益模式下。經(jīng)適當編程后，RCU將向?qū)⑻幚砥鞯?BIU(總線接口)單元產(chǎn)生存儲器讀請求。對微處理器的存儲器范圍編程后，BIU單元執(zhí)行刷新周期時，被編程的存儲器范圍片選有效。 存儲器是嵌入式計算機系統(tǒng)的重要組成部分之一。通常采用靜態(tài)
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vhdl 介紹
VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言 。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后 [ 查看詳細 ]
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