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深層解析FPGA
- 概覽高端設(shè)計工具很少有甚至是沒有硬件設(shè)計技術(shù)的工程師和科學(xué)家提供現(xiàn)場可編程門陣列(FPGA)。無論你使用圖形化設(shè)計程序，ANSI C語言還是VHDL語言，如此復(fù)雜的合成工藝會不禁讓人去想FPGA真實的運作情況。在這個芯
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FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機勵磁控制系統(tǒng)
- FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機勵磁控制系統(tǒng) 1系統(tǒng)簡介3/3相雙繞組感應(yīng)發(fā)電機帶有兩個繞組：勵磁補償繞組和功率繞組，如圖1所示。勵磁補償繞組上接一個電力電子變換裝置，用來提供感應(yīng)發(fā)電機需要的無功功率，使功率繞
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免費的 I/O：改進 FPGA 時鐘分配控制(圖)
- 同步數(shù)字系統(tǒng)中的時鐘信號(如遠(yuǎn)程通信中使用的)為系統(tǒng)中的數(shù)據(jù)傳送定義了時間基準(zhǔn)。一個時鐘分配網(wǎng)絡(luò)由多個時鐘信號組成，由一個點將所有信號分配給需要時鐘信號的所有組件。因為時鐘信號執(zhí)行關(guān)鍵的系統(tǒng)功能，很顯然應(yīng)給予更多的關(guān)注，不僅在時鐘的特性(即偏移和抖動)方面，還有那些組成時鐘分配網(wǎng)絡(luò)的組件。 FPGA開發(fā)團隊不斷面臨過于繁瑣、復(fù)雜的時鐘網(wǎng)絡(luò)的挑戰(zhàn)。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設(shè)計更改的需要，迫使設(shè)計人員重新審視時鐘網(wǎng)絡(luò)。本文將探討FPGA時鐘分配控制方面的挑戰(zhàn)
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基于FPGA的時鐘頻率同步設(shè)計與應(yīng)用
- 網(wǎng)絡(luò)化運動控制是未來運動控制的發(fā)展趨勢，隨著高速加工技術(shù)的發(fā)展，對網(wǎng)絡(luò)節(jié)點間的時間同步精度提出了更高的要求。如造紙機械，運行速度為1 500～1 800m/min，同步運行的電機之間1μs的時間同步誤差將造成30 μm的運動誤差。高速加工中心中加工速度為120 m/min時，伺服電機之間1μs的時間同步誤差，將造成2 μm的加工誤差，影響了加工精度的提高。 分布式網(wǎng)絡(luò)中節(jié)點的時鐘通常是采用晶振+計數(shù)器的方式來實現(xiàn)，由于晶振本身的精度以及穩(wěn)定性問題，造成了時間運行的誤差。時
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第二代串行 RapidIO 和低成本、低功耗的 FPGA(圖)
- 隨著諸如無線、有線和醫(yī)療/圖像處理應(yīng)用的帶寬需求不斷提高，設(shè)計師們必須依賴必要的工具集來獲得其所需的實時信號處理功能。在無線領(lǐng)域，例如現(xiàn)有的3G 網(wǎng)絡(luò)覆蓋，如HSPA+和EV-DO(即3G+)以及現(xiàn)在新興的4G部署，主要的關(guān)注焦點在于數(shù)據(jù)吞吐量和回傳的要求。它們要能夠支持迅速增長的用戶群，以及使用這些技術(shù)實現(xiàn)的無數(shù)視頻和數(shù)據(jù)應(yīng)用。因此就需要高速處理能力，以及同樣重要的高度可靠、高吞吐量和低延遲的接口協(xié)議，來支持這些應(yīng)用中所必需的各種DSP(DSP farm)、協(xié)同處理和橋接應(yīng)用的需要。并且與大多數(shù)系統(tǒng)
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xilinx fpga介紹
Xilinx FPGA
Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實際應(yīng)用要求進行選擇。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。
Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間 [ 查看詳細(xì) ]
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