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FPGA：示波器 華麗的干涉圖案
- flashy 板的輸入帶寬遠(yuǎn)高于 Nyquest 的最大理論值 40MHz（我們?cè)谶@里使用的是時(shí)鐘頻率為 80MHz的 Flashy）。那么，如果我們向 Flashy 提供高于 40MHz 的信號(hào)會(huì)發(fā)生什么？測(cè)試設(shè)置測(cè)試裝置由一個(gè)直接連接到 Flashy 的HP8640B信號(hào)發(fā)生器組成。該發(fā)生器能夠產(chǎn)生高達(dá)550MHz的正弦波。干涉圖案首先，信號(hào)發(fā)生器關(guān)閉。我們應(yīng)用一個(gè)1.000MHz的測(cè)試信號(hào)，并校準(zhǔn)輸出。 讓我們?cè)谶@里得到 7 個(gè)垂直除法。如果我們應(yīng)用 80MHz 信號(hào)...跡線保持平坦（因?yàn)槲覀兊牟?/li>
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數(shù)字示波器 - 歷史、功能、屏幕截圖
- 軟件開發(fā)早在 2003 年，該軟件就啟動(dòng)了。這是在設(shè)計(jì)周期開始時(shí)獲取的第一批屏幕截圖之一。圖形用戶界面GUI 變化很快。這是更高版本。觸發(fā)器像所有普通示波器一樣，有 3 種觸發(fā)器：?jiǎn)未危猴@示一次跟蹤（發(fā)生觸發(fā)時(shí)）。與“手臂”按鈕配合使用。正常：每次觸發(fā)發(fā)生時(shí)顯示跟蹤，如果觸發(fā)器未發(fā)生，則不顯示任何內(nèi)容。自動(dòng)：觸發(fā)時(shí)顯示跟蹤，如果半秒內(nèi)沒(méi)有觸發(fā)，則仍然顯示跟蹤。堅(jiān)持添加了持久性功能，可以一次記住和顯示多達(dá) 16 幀（它會(huì)淡化舊幀）。周期重建（“樣本等效時(shí)間”技術(shù)）一個(gè)有趣的功能是能夠顯示一個(gè)周期（周期信號(hào)）
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Flashy 采集板
- Flashy是一款高速模擬采集板。它通常與FPGA板一起使用，以創(chuàng)建數(shù)字示波器。這是一個(gè)單通道 Flashy（頂板），帶有 BNC 連接器和 Pluto-II（底板）。 該組合構(gòu)成了單通道 100MSPS（每秒兆采樣數(shù)）數(shù)字示波器。Flashy 板有三種速度等級(jí)：具有ADC60的08060MHz振蕩器（典型工作頻率范圍為20MHz至70MHz）具有ADC100的08100MHz振蕩器（典型工作頻率范圍為20MHz至125MHz）125MHz/133MHz振蕩器，帶ADC08200（典型工作頻率范
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FPGA：數(shù)字示波器 4 - 更多功能
- 現(xiàn)在示波器骨架已開始工作，可以輕松添加更多功能。邊沿斜率觸發(fā)讓我們添加在上升沿或下降沿觸發(fā)的能力。 任何示波器都可以做到這一點(diǎn)。我們需要一點(diǎn)信息來(lái)決定我們想要觸發(fā)的方向。 讓我們使用 PC 發(fā)送的數(shù)據(jù)的 bit-0。assign Trigger = (RxD_data[0] ^ Threshold1) & (RxD_data[0] ^ ~Threshold2);這很容易。更多選項(xiàng)讓我們添加控制觸發(fā)閾值的功能。 這是一個(gè) 8 位值。 然后我們需要水平采集速率控制、濾波控制...... 這需
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FPGA：數(shù)字示波器 3 - 觸發(fā)器
- 我們的第一個(gè)觸發(fā)因素很簡(jiǎn)單 - 我們檢測(cè)到上升沿越過(guò)固定閾值。 由于我們使用的是 8 位 ADC，因此采集范圍從 0x00 到 0xFF。因此，讓我們暫時(shí)將閾值設(shè)置為0x80。檢測(cè)上升沿如果樣本高于閾值，但前一個(gè)樣本低于閾值，則觸發(fā)！reg Threshold1, Threshold2;always @(posedge clk_flash) Threshold1 <= (data_flash_reg>=8'h80);always @(posedg
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FPGA：數(shù)字示波器 2 - 雙端口 RAM
- FIFO使我們能夠非?？焖俚孬@得工作設(shè)計(jì)。但對(duì)于我們簡(jiǎn)單的示波器來(lái)說(shuō)，這有點(diǎn)矯枉過(guò)正。我們需要一種機(jī)制來(lái)存儲(chǔ)來(lái)自一個(gè)時(shí)鐘域（100MHz）的數(shù)據(jù)，并在另一個(gè)時(shí)鐘域（25MHz）中讀取數(shù)據(jù)。 一個(gè)簡(jiǎn)單的雙端口RAM就可以做到這一點(diǎn)。 缺點(diǎn)是兩個(gè)時(shí)鐘域之間的所有同步（FIFO為我們所做的）現(xiàn)在必須“手動(dòng)”完成。觸發(fā)“基于 FIFO”的示波器設(shè)計(jì)沒(méi)有明確的觸發(fā)機(jī)制。讓我們改變一下。 現(xiàn)在，每次從串行端口接收到字符時(shí)，示波器都會(huì)被觸發(fā)。 當(dāng)然，這仍然不是一個(gè)非常有用的設(shè)計(jì)，但我們稍后會(huì)對(duì)其進(jìn)行改進(jìn)。我們使用“as
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FPGA：數(shù)字示波器 1 - 首款設(shè)計(jì)
- 以下是此處構(gòu)建的內(nèi)容：FPGA 接收兩個(gè)時(shí)鐘：一個(gè)緩慢的“系統(tǒng)”時(shí)鐘，固定在25MHz。ADC采樣時(shí)鐘（更快，假設(shè)100MHz），連接到ADC和FPGA。擁有這兩個(gè)時(shí)鐘為設(shè)計(jì)提供了靈活性。 但這也意味著我們需要一種方法將信息從一個(gè)時(shí)鐘域傳輸?shù)搅硪粋€(gè)時(shí)鐘域。 為了驗(yàn)證硬件是否正常工作，讓我們走一條簡(jiǎn)單的路線，使用FIFO。 從ADC采集的樣本以全ADC速度（100MHz）存儲(chǔ)在FPGA FIFO中。然后，F(xiàn)IFO內(nèi)容被讀回、序列化，并以更慢的速度（115200波特）在串行端口上發(fā)送。 最后，我們將串行輸出連
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FPGA：數(shù)字示波器
- 與模擬示波器相比，數(shù)字示波器具有許多優(yōu)勢(shì)，例如能夠捕獲單個(gè)事件，并顯示觸發(fā)前發(fā)生的情況。您只需將ADC和FPGA連接在一起，即可構(gòu)建數(shù)字示波器。這種特殊設(shè)計(jì)使用100MHz閃存ADC，因此我們正在構(gòu)建一個(gè)100MSPS（每秒兆采樣數(shù)）示波器。這種示波器設(shè)計(jì)很有意思，因?yàn)樗故玖爽F(xiàn)代 FPGA 的強(qiáng)大和實(shí)用性。 但是，如果您不熟悉 FPGA 技術(shù)，請(qǐng)記住，這不是本網(wǎng)站上最容易理解的設(shè)計(jì)。HDL設(shè)計(jì)或者如何在FPGA內(nèi)部創(chuàng)建示波器邏輯。HDL 第 1 部分?- 基于 FIFO 的設(shè)計(jì)。HDL 第 2
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FPGA：SDRAM控制器
- 盡管現(xiàn)代 FPGA 包含內(nèi)部存儲(chǔ)器，但可用存儲(chǔ)器量始終比專用存儲(chǔ)芯片低幾個(gè)數(shù)量級(jí)。 因此，許多FPGA設(shè)計(jì)人員將某種類型的存儲(chǔ)器附加到他們的FPGA中也就不足為奇了。 特別是，SDRAM因其高速和低成本而成為非常受歡迎的存儲(chǔ)器。 不幸的是，它們不像靜態(tài)存儲(chǔ)器那樣容易控制，因此經(jīng)常使用SDRAM控制器。對(duì)于我們的控制器，我們的目標(biāo)是可能是最簡(jiǎn)單的SDRAM：美光MT48LC1M16A1 16Mb傳統(tǒng)SDRAM。 我們的測(cè)試系統(tǒng)包括 Xylo-E、Xylo-EM 和 Xylo-LM（具有 16Mb
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FPGA：HDMI接口
- HDMI 是一種數(shù)字視頻接口，因此很容易從現(xiàn)代 FPGA 驅(qū)動(dòng)。讓我們看看它是如何工作的。連接器標(biāo)準(zhǔn) HDMI 連接器有 19 個(gè)引腳。 在 19 個(gè)引腳中，有 8 個(gè)特別值得關(guān)注，因?yàn)樗鼈冃纬?4 個(gè) TMDS 差分對(duì)來(lái)傳輸實(shí)際的高速視頻信息。TMDS 時(shí)鐘+ 和時(shí)鐘-TMDS data0+ 和 data0-TMDS data1+ 和 data1-TMDS data2+ 和 data2-我們從FPGA到HDMI連接器的連接再簡(jiǎn)單不過(guò)了......我們使用 8 個(gè) FPGA 引腳，配置為 4 個(gè)差分 TM
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FPGA：Ethernet接口
- 以太網(wǎng)全雙工協(xié)議易于在FPGA中實(shí)現(xiàn)。 這里的目標(biāo)是將FPGA連接到10BASE-T連接。以太網(wǎng)數(shù)據(jù)包：發(fā)送和接收10BASE-T FPGA 接口 0 - 發(fā)送以太網(wǎng)流量的方案在這里，我們演示了如何將以太網(wǎng)流量直接從FPGA發(fā)送到PC。對(duì)于此食譜，您需要：FPGA 開發(fā)板，具有 2 個(gè)空閑 IO 和一個(gè) 20MHz 時(shí)鐘。一臺(tái)帶有以太網(wǎng)卡并安裝了 TCP-IP 堆棧的 PC（如果你能瀏覽 Internet，你就很好）。（可選）網(wǎng)絡(luò)集線器或交換機(jī)。1. 將FPGA板連接到以太網(wǎng)以下是使用以太網(wǎng)集線器或交換機(jī)
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FPGA：PCI Express接口
- 隨著 PCI Express 在高端 FPGA 中變得司空見(jiàn)慣，讓我們看看 FPGA 供應(yīng)商如何輕松實(shí)現(xiàn)該技術(shù)。特別是，我們更仔細(xì)地研究了賽靈思的 PCI Express 解決方案。PCI Express 1 - 連接器PCI Express 通常有兩種尺寸：1 通道和 16 通道，其中 1 通道用于普通主板，16 通道用于顯卡。連接器1 通道連接器有 36 個(gè)觸點(diǎn)，排列成兩排，每排 18 個(gè)觸點(diǎn)。這是俯視圖。在 36 個(gè)觸點(diǎn)中，只有 6 個(gè)對(duì)數(shù)據(jù)傳輸有用，其余是電源引腳和其他輔助信號(hào)。 6 個(gè)功能觸點(diǎn)以
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FPGA：PCI項(xiàng)目
- FPGA 是功能強(qiáng)大的 PCI 開發(fā)平PCI 0 - 簡(jiǎn)單的PCI接口這是 PCI 代碼的一個(gè)示例。 我們使用 PCI 寫入命令來(lái)控制 LED。 寫“0”可關(guān)閉 LED，寫“1”可打開 LED！臺(tái)，這要?dú)w功于其可重新編程性和運(yùn)行速度。// Very simple PCI target// Just 3 flip-flops for the PCI logic, plus one to hold the state of an LEDmodule PCI(CLK, RSTn, FRAMEn, AD, CBE
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FPGA：SD卡
- SD 卡可輕松與 FPGA 連接。我們的SD卡項(xiàng)目分為兩部分：SD 卡 1 - FPGA 連接SD 卡可輕松與 FPGA 連接。 它們有不同的尺寸（標(biāo)準(zhǔn)、迷你和微型），但在電氣上它們的工作方式相同。 讓我們關(guān)注 micro-SD 卡，因?yàn)樗鼈兎浅Ｐ∏椰F(xiàn)在很受歡迎。Micro-SD 卡有 8 個(gè)針腳。首先，電源連接在引腳 4 和 6 上。然后，您需要 3 到 6 個(gè) FPGA 引腳連接，具體取決于您決定使用的操作模式。SPI模式在SPI模式下，DI/DO線是單向的。這意味著：無(wú)需在 DI/DO 上上拉命令（
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FPGA：JTAG接口
- 大多數(shù)FPGA都支持JTAG。JTAG 1 - 什么是JTAG？JTAG 是 1149 年代開發(fā)的 IEEE 標(biāo)準(zhǔn) （1.1980），用于解決電子板制造問(wèn)題。 如今，它更多地用作編程、調(diào)試和探測(cè)端口。但首先，讓我們看看JTAG的原始用途，邊界測(cè)試。邊界測(cè)試這是一個(gè)簡(jiǎn)單的電子板（也稱為“PCB”，意為“印刷電路板”），帶有兩個(gè) IC（“集成電路”）、一個(gè) CPU 和一個(gè) FPGA。典型的電路板可能有更多的IC。IC可以有很多引腳。 因此，當(dāng)然，IC通過(guò)許多連接（PCB走線）連接在一起。我們?cè)谶@里只展示四個(gè)。
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xilinx fpga介紹
Xilinx FPGA
Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。
Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]
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