不久前,Xilinx在中國舉辦了首屆賽靈思開發(fā)者大會(XDF, Xilinx Developer Forum)。在北京站,電子產(chǎn)品世界編輯獲悉,Xilinx開發(fā)者正從以硬件為主,轉(zhuǎn)移到增加軟件開發(fā)者及其他開發(fā)者,預(yù)計未來五年用戶數(shù)將增加5倍,即從目前的5萬人增加到25萬人,并且在云服務(wù)方面下足了功夫,提出了FaaS(FPGA即服務(wù))理念。 照片:Xilinx三位高管出席了XDF北京新聞發(fā)布會。從左至右:Xilinx戰(zhàn)略市場開發(fā)總監(jiān)Andy Walsh,IP及軟
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Xilinx FPGA
基于DS89C450的Xilinx PROM在系統(tǒng)編程設(shè)計-基于查找表技術(shù)的FPGA在應(yīng)用時需要外置一個非易失性存儲器來存儲配置數(shù)據(jù)。如何方便靈活地對一個系統(tǒng)中多片F(xiàn)PGA的配置數(shù)據(jù)進(jìn)行升級是本文討論的問題
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DS89C450 Xilinx
聊一聊FPGA低功耗設(shè)計的那些事兒-以下是筆者一些關(guān)于FPGA功耗估計和如何進(jìn)行低功耗設(shè)計的知識。
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FPGA Xilinx
透過設(shè)計實例揭秘FPGA電源的N個考慮事項-本文分析了針對FPGA的電源要求,提供了關(guān)于如何將其放在PCB上和放在什么位置的指導(dǎo),并通過一個設(shè)計示例讓讀者熟悉設(shè)計步驟,設(shè)計當(dāng)中FPGA所在的系統(tǒng)由12 V總線供電,這是來自市電供電SMPS的主輸出。
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FPGA電源 PCB Altera Xilinx FPGA
基于FPGA的系統(tǒng)促進(jìn)提高電機(jī)控制性能-電機(jī)在各種工業(yè)、汽車和商業(yè)領(lǐng)域應(yīng)用廣泛。電機(jī)由驅(qū)動器控制,驅(qū)動器通過改變輸入功率來控制其轉(zhuǎn)矩、速度和位置。高性能電機(jī)驅(qū)動器可以提高效率,實現(xiàn)更快速、更精確的控制。高級電機(jī)控制系統(tǒng)集控制算法、工業(yè)網(wǎng)絡(luò)和用戶接口于一體,因此需要更多處理能力來實時執(zhí)行所有任務(wù)?,F(xiàn)代電機(jī)控制系統(tǒng)通常利用多芯片架構(gòu)來實現(xiàn):數(shù)字信號處理器(DSP)執(zhí)行電機(jī)控制算法,F(xiàn)PGA 實現(xiàn)高速I/O 和網(wǎng)絡(luò)協(xié)議,微處理器處理執(zhí)行控制。
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FPGA 電機(jī)控制 DSP Zynq
FPGA實戰(zhàn)開發(fā)技巧(12)-在大規(guī)模設(shè)計的調(diào)試應(yīng)該按照和設(shè)計理念相反的順序,從底層測試,主要依靠ChipScope Pro 工具。下面主要介紹ChipScope Pro、FPGA Editor 組件的使用方法。
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FPGA Xilinx
FPGA開發(fā)要掌握的六大基礎(chǔ)知識(3)-Xilinx FPGA開發(fā)軟件為ISE.現(xiàn)在其版本更新比較快,大家現(xiàn)在常用的版本都在ISE12.1了。
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FPGA 賽靈思 Xilinx
system generator入門筆記-System Generator是Xilinx公司進(jìn)行數(shù)字信號處理開發(fā)的一種設(shè)計工具,它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫中,可以在Simulink中進(jìn)行定點(diǎn)仿真,可是設(shè)置定點(diǎn)信號的類型,這樣就可以比較定點(diǎn)仿真與浮點(diǎn)仿真的區(qū)別。并且可以生成HDL文件,或者網(wǎng)表,可以再ISE中進(jìn)行調(diào)用。
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Xilinx 賽靈思 Simulink
在FPGA開發(fā)中盡量避免全局復(fù)位的使用?(1)-最近幾天讀了Xilinx網(wǎng)站上一個很有意思的白皮書(white paper,wp272.pdf),名字叫《Get Smart About Reset:Think Local, Not Global》,在此分享一下心得,包括以前設(shè)計中很少注意到的一些細(xì)節(jié)。
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Xilinx 賽靈思
如何使用腳本對Xilinx FPGA編程-最近在做一個GUI的項目,想試著用FPGA實現(xiàn)一個簡單的GUI。硬件基本模塊和整個硬件系統(tǒng)已經(jīng)完成設(shè)計,但是軟件程序上還處在調(diào)試階段,由于程序比較大,F(xiàn)PGA內(nèi)部的BRAM已經(jīng)完全不夠用了,只能將運(yùn)行的程序放到DDR DRAM中
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GUI FPGA Xilinx
裸機(jī)AMP(非對稱多進(jìn)程處理模式)-在上一篇博客中,我們已經(jīng)將Zynq SoC啟動并運(yùn)行起來,在AMP(非對稱多進(jìn)程處理)模式下使用了兩個ARM Cortex-A9 MPCore處理器,然而因為上一篇博客已經(jīng)相當(dāng)長了,我沒有詳細(xì)的介紹軟件方面的工程細(xì)節(jié)。
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AMP Zynq SoC
在Zynq SoC上實現(xiàn)雙核非對稱的多進(jìn)程處理模式-在我的上一篇博客中我介紹了利用Zynq SoC上的兩個ARM Cortex-A9 MPCore處理器執(zhí)行不同的任務(wù)程序,實現(xiàn)非對稱的多進(jìn)程處理模式的概念。
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Zynq SoC ARM
7 50T 入門級FPGA評估套件上手評測-FPGA即現(xiàn)場可編程門陣列,屬于可編程邏輯器件的一種。隨著工藝的進(jìn)步和EDA設(shè)計工具的不斷發(fā)展,F(xiàn)PGA的門檻(學(xué)習(xí)成本和價格成本)也越來越低,目前已經(jīng)成為實現(xiàn)數(shù)字系統(tǒng)的主流平臺之一。
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FPGA 可編程邏輯 Xilinx
參考時鐘對SERDES性能的影響-我們知道,SERDES對參考時鐘有嚴(yán)格的相位噪聲性能要求。通常,SERDES供應(yīng)商會根據(jù)其SERDES采用的PLL以及CDR架構(gòu)特點(diǎn),以及性能數(shù)據(jù),提出對參考時鐘的相位噪聲的具體要求。
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SERDES 參考時鐘 XILINX
詳細(xì)解讀Zynq的三種啟動方式(JTAG,SD,QSPI)-本文介紹zynq上三種方式啟動文件的生成和注意事項,包括只用片上RAM(OCM)和使用DDR3兩種情況。 JTAG方式 JTAG方式是調(diào)試中最常用的方式,在SDK中 在“Project Explorer”窗口工程上右鍵->Debug As->Debug Configurations可以看到以下窗口 首次打開左邊窗口中Xilinx C/C++ application(GDB)下沒有子項,這時雙擊Xilinx C/C++ application(GD
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Xilinx RAM
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