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基于verilog實(shí)現(xiàn)哈夫曼編碼的新方法

• 傳統(tǒng)的硬件實(shí)現(xiàn)哈夫曼編碼的方法主要有：預(yù)先構(gòu)造哈夫曼編碼表，編碼器通過(guò)查表的方法輸出哈夫曼編碼[1];編碼器動(dòng)態(tài)生成哈夫曼樹(shù)，通過(guò)遍歷節(jié)點(diǎn)方式獲取哈夫曼編碼[2-3]。第一種方法從平均碼長(zhǎng)角度看，在很多情況下非最優(yōu);第二種方法需要生成完整的哈夫曼樹(shù)，會(huì)產(chǎn)生大量的節(jié)點(diǎn)，且需遍歷哈夫曼樹(shù)獲取哈夫曼編碼，資源占用多，實(shí)現(xiàn)較為麻煩。本文基于軟件實(shí)現(xiàn)[4]時(shí)，使用哈夫曼樹(shù)，會(huì)提出一種適用于硬件并行實(shí)現(xiàn)的新數(shù)據(jù)結(jié)構(gòu)——字符池，通過(guò)對(duì)字符池的頻數(shù)屬性比較和排序來(lái)決定各個(gè)字符節(jié)點(diǎn)在字符池中的歸屬。配置字符池的同時(shí)逐步生成
• 關(guān)鍵字： verilog  哈夫曼編碼  字符池  FPGA  201712