·? ?將 RTL 收斂速度加快 5 倍，結(jié)果質(zhì)量改善 25%·? ?RTL 設(shè)計師可快速準(zhǔn)確地了解物理實現(xiàn)指標(biāo)，根據(jù)提供的指引有效提升 RTL 性能·? ?與 Cadence Cerebrus 和 Cadence JedAI Platform 集成，實現(xiàn) AI 驅(qū)動的 RTL 優(yōu)化中國上海，2023 年 7 月 17 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence? Joules? RTL
電池供電馬達(dá)控制方案為設(shè)計人員帶來多項挑戰(zhàn)，例如，優(yōu)化印刷電路板熱效能至今仍十分棘手且耗時；但現(xiàn)在，應(yīng)用設(shè)計人員可利用現(xiàn)代化電熱仿真器輕松縮短上市時間。如今，電池供電馬達(dá)驅(qū)動解決方案通?？捎脴O低的工作電壓提供數(shù)百瓦的功率。在此類應(yīng)用中，為確保整個系統(tǒng)的效能和可靠性，必須正確管理馬達(dá)驅(qū)動設(shè)備的電流。事實上，馬達(dá)電流可能會超過數(shù)十安培，導(dǎo)致變流器內(nèi)部耗散功率提升。為變流器組件施加較高的功率將會導(dǎo)致運作溫度升高，效能下降，如果超過最額定功率，甚至?xí)蝗煌Ｖ惯\作。優(yōu)化熱效能同時縮小大小，是變流器設(shè)計過程中的重要一
PCB設(shè)計軟件就是以電路原理圖為根據(jù)，實現(xiàn)電路設(shè)計所需的功能。電路板的設(shè)計主要指版圖設(shè)計，需要考慮元器件和連線的整體布局，包括內(nèi)部電子元件的優(yōu)化布局;金屬連線和通孔的優(yōu)化布局;電磁防護(hù);散熱等各種因素。優(yōu)秀的PCB設(shè)計能夠達(dá)到良好的電路性能和散熱性能，節(jié)約生產(chǎn)成本。PCB設(shè)計需要借助計算機(jī)輔助設(shè)計(EDA)實現(xiàn)。下面介紹幾款國內(nèi)流行的PCB設(shè)計軟件。 Protel/Altium Designer 國內(nèi)低端設(shè)計的主流，簡單易學(xué)，適合初學(xué)者。國內(nèi)使用protel還是有相當(dāng)有市場，畢竟小公司
在一個依靠消費者對更精密產(chǎn)品的需求越來越高的市場里，半導(dǎo)體公司正在迅速地向45納米、以及更小的高級工藝節(jié)點發(fā)展。這些技術(shù)帶來了芯片質(zhì)量和性能的大大提升，在系統(tǒng)級芯片上實現(xiàn)了更高級的復(fù)雜應(yīng)用功能整合程度。然而，隨著更多的設(shè)計進(jìn)化到高級技術(shù)，半導(dǎo)體公司面臨的設(shè)計挑戰(zhàn)也在激增，無法確保迅速量產(chǎn)的風(fēng)險也在提高。
ESD一直是電氣和電子元件產(chǎn)品的主要關(guān)注點和突出威脅。在系統(tǒng)級ESD測試過程中，通常用靜電槍來模擬ESD放電場景，放電電流波形必須符合IEC 61000-4-2標(biāo)準(zhǔn)。但標(biāo)準(zhǔn)給的誤差范圍較大，較大的誤差會影響仿真結(jié)果的準(zhǔn)確性。本文在Cadence下建立了靜電槍電路模型，包括接觸放電模型和HBM模型，具有較高的精確性。模型產(chǎn)生的電流波形與實際測試電流波形吻合性較好，驗證了模型的準(zhǔn)確性。該電路模型為靜電放電仿真提供了一個新的激勵源。
