臺積電宣布驚人之舉 28nm制程節(jié)點將轉向Gate-last工藝

　　去年夏季，一直走Gate-first工藝路線的臺積電公司忽然作了一個驚人的決定：他們將在其28nm HKMG柵極結構制程技術中采用Gate-last工藝。不過據臺積電負責技術研發(fā)的高級副總裁蔣尚義表示，臺積電此番作出這種決定是要“以史為鑒”。以下，便讓我們在蔣尚義的介紹中，了解臺積電28nm HKMG Gate-last工藝推出的背景及其有關的實現(xiàn)計劃。

　　Gate-last是用于制作金屬柵極結構的一種工藝技術，這種技術的特點是在對硅片進行漏/源區(qū)離子注入操作以及隨后的高溫退火工步完成之后再形成金屬柵極;與此相對的是Gate-first工藝，這種工藝的特點是在對硅片進行漏/源區(qū)離子注入操作以及隨后的退火工步完成之前便生成金屬柵極。

　　Intel是Gate-last工藝的堅決擁護者，從45nm HKMG制程起便一直在采用這種技術;而IBM/AMD/Gloubalfoudries則堅決固守Gate-first工藝;臺積電則過去支持Gate-first，最近表態(tài)支持Gate-last工藝。

　　控制Vt門限電壓--臺積電轉向Gate-last工藝的起因：

　　據蔣尚義介紹，20年前，半導體產業(yè)也同樣面臨類似的難題，當時的半導體廠商計劃在NMOS/PMOS管中統(tǒng)一采用N+摻雜的多晶硅材料來制作柵極，不過“廠商們發(fā)現(xiàn)當在PMOS管中采用這種柵極材料之后，管子的性能表現(xiàn)并不好，管子的Vt電壓很難降低到理想的水平。為此，有部分廠商試圖往PMOS管的溝道中摻雜補償性的雜質材料，以達到控制Vt的目的。不過此舉又帶來了很多副作用，比如加劇了短溝道效應對管子性能的影響能力。”

　　他繼續(xù)介紹稱，“和20年前一樣，我們現(xiàn)在又遇到了如何控制Vt(管子門限電壓)的難題。”，如今的Gate-first+HKMG工藝同樣存在很難控制管子Vt電壓的問題。盡管廠商可以在管子的上覆層(capping layer)上想辦法對這種缺陷進行補償，不過蔣尚義稱這種方案“其復雜和困難程度相當高”。

　　如何保證由Gate-first轉向Gate-last工藝的管芯密度不變條件：

　　不過，要從傳統(tǒng)的Gate-first工藝轉換到Gate-last工藝，不僅需要芯片代工廠商對工序和制造工藝進行調整，還需要電路的設計方對電路的Layout設計進行較大的調整，唯此才能在轉換工藝后保持產品的管芯密度不變。而臺積電則表示他們已經在于客戶商討如何調整電路設計方案，以適應Gate-last工藝的要求等事宜。

　　蔣尚義表示：“Gate-last工藝當然也存在一些局限性。比如這種工藝制出的管子結構很難實現(xiàn)平整化。不過如果設計方的Layout團隊能夠在電路設計方面做出一些改動，那么就可以克服這個問題，使Gate-last工藝制作出來的芯片的管芯密度與Gate-first工藝相近。總之如果要改用Gate-last工藝，要想生產出優(yōu)質芯片，代工方和設計方都要費些心思。”

　　目前臺積電的設計服務團隊正與大客戶的電路設計Layout團隊一起合作解決這些問題。蔣尚義表示在臺積電和客戶的積極合作之下，采用Gate-last工藝制作出來的芯片管芯密度完全可以達到Gate-first工藝的水平：“有的客戶一開始的時候抱怨連連，曾一度表示如果采用這種新工藝，那么產品的管芯密度很難與Gate-first保持一致，不過經過我們多次面對面的商談討論，客戶們已經完全接受了這種新的工藝。”

　　Gate-last工藝的邊緣效應：可為PMOS管溝道提供額外的硅應變力：

　　另外，據蔣尚義介紹，臺積電的Gate-last工藝不僅解決了主要問題，而且還可以為PMOS管溝道提供額外的硅應變力(其原理與Intel HKMG Gate-last工藝能為PMOS管溝道提供額外硅應變力的原理是相同的)。

　　臺積電的28nm制程實施計劃：

　　按早先發(fā)布的消息，臺積電今年將啟用三種不同的28nm制程工藝技術，這三種制程工藝分別是：

　　1-“低功耗氮氧化硅柵極絕緣層(SiON)工藝”(代號28LP);

　　2-"High-K+金屬柵極(HKMG)高性能工藝“(代號28HP);

　　3-”低功耗型HKMG工藝“(代號28HPL)。

　　這里請注意只有后兩種工藝中才采用了Gate-last工藝。其中28LP制程技術臺積電此前曾多次宣稱會在明年第二季度開始投產，這種工藝的特征是柵極采用傳統(tǒng)的氮氧化硅電介質+多晶硅柵極進行制造，制造成本較低，實現(xiàn)較為簡單，主要用于手機和各種移動應用。

　　據介紹，臺積電計劃今年中期推出首款28nm制程，這種制程中的柵極絕緣層將采用SiON材料制作(對應上面的28LP制程)。蔣尚義表示：“在28nm制程節(jié)點，我們的SiON柵極絕緣層技術將被推向極致。此后我們可能不會繼續(xù)應用SiON材料制作柵極絕緣層，而會改變制作絕緣層的材料。”他表示SiON制程在成本方面的優(yōu)勢更為明顯，并且非常適合那些對管子的漏電量并不十分敏感的應用場合;而對管子漏電量要求較高的客戶則可以選擇28nm high-k柵極絕緣層技術來制作自己的產品。

　　臺積電的28nm+SiON制程將于今年第二季度末進行投產，屆時臺積電會將與這種制程有關的內部互聯(lián)，設計規(guī)則等等相關事項一一解決。“這樣，到今年年底前，我們便可以集中精力解決28nm+HKMG制程的問題(對應上面的28HP/28HPL制程)，并于今年年底推出28nm+HKMG制程技術。”

　　在被問及轉向28nm制程工藝的風險程度時，蔣尚義表示：“有些制程節(jié)點的升級相對較為容易，比如從90nm轉向65nm的技術難度和風險便較低。不過我認為從40nm轉向28nm制程的風險是相當高的，當然我們已經做好了有關各個方面的準備，比如工藝可靠性，以及產品良率控制等等。從2006到2009年，我們的技術團隊成員數已經增長了一倍，我們很有信心在這次沖擊28nm制程節(jié)點的戰(zhàn)役中取勝!”

　　臺積電：Gate-last工藝必將一統(tǒng)天下:

　　蔣尚義還預測稱未來半導體業(yè)界的制程技術必然最終倒向Gate-last工藝：“我相信目前仍堅守Gate-first陣營的廠商在22nm制程節(jié)點將被迫轉向采用Gate-last工藝。我不是在批評他們，只是認為他們最終會改變觀念的。除非他們能找到一種成本低，極具創(chuàng)意的方案來控制管子的門限電壓，否則他們必然要轉向Gate-last工藝。”