東芝發(fā)布40nm工藝SoC用低電壓SRAM技術(shù)

　　東芝在“2010 Symposium on VLSI Technology”(2010年6月15～17日，美國(guó)夏威夷州檀香山)上，發(fā)布了采用09年開(kāi)始量產(chǎn)的40nm工藝SoC的低電壓SRAM技術(shù)。該技術(shù)為主要用于便攜產(chǎn)品及消費(fèi)類產(chǎn)品的低功耗工藝技術(shù)。通過(guò)控制晶體管閾值電壓的經(jīng)時(shí)變化，可抑制SRAM的最小驅(qū)動(dòng)電壓上升。東芝此次證實(shí)，單元面積僅為0.24μm2的32Mbit SRAM的驅(qū)動(dòng)電壓可在確保95%以上成品率的情況下降至0.9V。因此，低功耗SoC的驅(qū)動(dòng)電壓可從65nm工藝時(shí)的1.2V降至0.9V以下。

　　降低SRAM的電壓是SoC實(shí)現(xiàn)微細(xì)化時(shí)存在的最大技術(shù)課題之一。SRAM由于集成尺寸比邏輯部分小的晶體管，因此容易導(dǎo)致每個(gè)晶體管的閾值電壓不均。而且，使6個(gè)晶體管聯(lián)動(dòng)可實(shí)現(xiàn)存儲(chǔ)器功能，因此每個(gè)晶體管的不均都容易引發(fā)性能不良。所以，尖端SoC“需要以較高的成品率制造大容量且低電壓工作的 SRAM的技術(shù)”(東芝半導(dǎo)體系統(tǒng)LSI業(yè)務(wù)部系統(tǒng)LSI元件技術(shù)開(kāi)發(fā)部部長(zhǎng)親松尚人)。

　　此次，作為滿足該要求的混載SRAM技術(shù)，東芝開(kāi)發(fā)出了不易受NBTI(negative bias temperature instability)等導(dǎo)致的閾值電壓變化影響的晶體管技術(shù)。NBTI是指晶體管的閾值電壓隨著時(shí)間的推移，受印加電壓及溫度的影響發(fā)生變化的現(xiàn)象。該公司此次的技術(shù)由2個(gè)要素構(gòu)成，分別是(1)控制NBTI發(fā)生，(2)控制NBTI等導(dǎo)致的閾值電壓變動(dòng)對(duì)晶體管工作造成的影響。

　　(1)作為控制NBTI發(fā)生的技術(shù)，該公司向多晶硅柵極及SiON柵極絕緣膜的界面附近添加了Hf(鉿)。Hf可作為使SiON柵極絕緣膜與硅底板界面上存在的氧原子懸空鍵(Dangling Bond)相互結(jié)合的催化劑發(fā)揮作用。由此可控制懸空鍵引起的NBTI現(xiàn)象。該技術(shù)以東芝與NEC電子(現(xiàn)在的瑞薩電子)的CMOS工藝技術(shù)共同開(kāi)發(fā)成果為基礎(chǔ)，于08年開(kāi)發(fā)而成。

　　(2)為了降低NBTI等導(dǎo)致的閾值電壓變動(dòng)給晶體管工作造成的影響，該公司使鎳發(fā)生了硅化反應(yīng)，并對(duì)其周邊工藝進(jìn)行了改進(jìn)。這樣，鎳便會(huì)在硅底板中異常擴(kuò)散，形成結(jié)漏電流源，從而控制晶體管的閾值電壓隨著NBTI等發(fā)生大幅變動(dòng)的現(xiàn)象。

　　東芝采用這些方法在SoC上混載了50M～60Mbit左右的SRAM，而關(guān)于DRAM，則采用通過(guò)40μm引腳的微焊點(diǎn)(Microbump)使其與SoC芯片層積的方法。東芝已通過(guò)部分65nm工藝導(dǎo)入了該方法，今后還打算在40nm工藝上沿用。東芝的親松表示“從DRAM的容量、數(shù)據(jù)傳輸速度及工藝成本等方面來(lái)判斷，尖端工藝最好不要在SoC上混載DRAM”。東芝的目標(biāo)是“向客戶提供結(jié)合最尖端的SoC技術(shù)與SiP技術(shù)的模塊”。目前DRAM 的最大容量約為512Mbit，東芝計(jì)劃今后使1Gbit以上的DRAM與SoC實(shí)現(xiàn)芯片層積”。