SoC為超大規(guī)模IC的必然趨勢

　　如今片上系統(SoC)技術已成為當今超大規(guī)模IC的發(fā)展趨勢，在移動通信終端以及消費電子產品中得到了廣泛的應用。SoC的設計技術包括IP復用、低功耗設計、可測性設計、深亞微米的物理綜合、軟硬件協同設計等，包含三大基本要素：一是多核、低功耗的設計;二是多種類IP的重用與集成;三是針對多種應用的可重配置軟件。SoC設計面臨的技術挑戰(zhàn)不僅與此相關，同時也需要設計公司、EDA工具供應商、晶圓制造廠等的通力協作。

　　新驗證和互連技術應對挑戰(zhàn)

　　“多類IP的重用與集成”是縮短SoC產品上市時間的一個重要手段。一個典型的SoC可能包含應用處理器、數字信號處理器、存儲器、控制器、外設接口等多種模塊。有了這些IP，設計者就可以將所有的IP模塊組合成為一個高效的SoC系統。所以，SoC的設計可以大致歸納為尋找合適的IP、設計關鍵模塊、組合IP模塊，設計難題也源于此。

　　Cadence中國區(qū)總經理劉國軍對《中國電子報》記者表示：“隨著芯片設計采用更先進的工藝技術，芯片規(guī)模越來越大，對IP的需求越來越多，IP的重要程度也越來越高。目前有不同的IP來源和不同的代工廠，如何集成和驗證IP特別是驗證IP的質量，成為大規(guī)模SoC設計中一個越來越重要的問題。”而中星微電子CTO楊曉東也指出，SoC芯片復雜，很多功能精確定義較難，不少功能是以軟硬件配合實現的，驗證工作是一個巨大挑戰(zhàn)。劉國軍表示：“產業(yè)界需要重點解決兩大問題：一是指定晶圓代工廠如何驗證IP，了解它的可靠性;二是如何知道IP的質量。”

　　晶圓代工廠是解決這一問題不可或缺的角色。中芯國際集成電路制造有限公司總裁兼首席執(zhí)行官王寧國指出，IP庫的建設必須以終端市場及應用為第一指標，除了低功耗和高性能之間的權衡之外，各種不同的應用領域如手機或個人電腦也需要不同應用的IP。中芯國際在IP庫建設方面的整體投資方向是以中國市場為導向的，IP除了自主研發(fā)外，還吸收市場上成熟的IP。中芯國際會對IP進行嚴格的工藝驗證，以確保其質量與一致性。

　　同時，SoC中各種IP之間的通信變得極為復雜，解決SoC與外部DRAM子系統之間的互連堵塞問題成為中國IC設計企業(yè)面臨的瓶頸。SONICS公司首席執(zhí)行官Grant Pierce對《中國電子報》記者表示，由于中國IC設計公司設計的消費電子SoC集成了CPU、DSP、音視頻等IP，這些IP共享外部同一個DRAM子系統，這會出現互連堵塞。而且，隨著視頻應用需求的快速增加，這種堵塞變得越來越嚴重。Grant Pierce還指出，大規(guī)模SoC設計面臨的一大挑戰(zhàn)還在于最大可能地降低系統成本，在SoC的成本構成中絕大部分來自DRAM，因此要降低成本，就要提高DRAM的使用效率，減少其使用數量。SONICS針對此研發(fā)了MemMax AMP軟IP產品，可大幅提升存儲器帶寬的利用率，幫助中國IC設計公司克服存儲器子系統的瓶頸問題。

　　低功耗設計要從RTL開始

　　SoC設計理念還有一大要素是多核、低功耗，它是SoC的優(yōu)勢所在。“SoC設計需要考慮數字、模擬、射頻電路的混合，考慮封裝、功耗、散熱等挑戰(zhàn)。”中星微電子CTO楊曉東提到。SoC的典型工作頻率一般都在幾十兆到幾百兆赫茲，本身的功耗就比通用處理器小很多。此外，它還可以通過芯片架構、軟件的優(yōu)化以及合適工藝的選取等種種控制策略，降低SoC的功耗。

　　在低功耗設計上，劉國軍強調，真正的低功耗設計從RTL就應該開始，這一點非常關鍵。他進一步解釋說，從前端就開始優(yōu)化的效果與到后端才開始優(yōu)化是非常不同的。如果等到芯片實現的時候再考慮功耗優(yōu)化問題，這時所能降低功耗的程度就很有限了。而從前端設計就開始考慮功耗優(yōu)化，那么到了后端，這種效果就會成倍地顯現出來。在這一理念之下，Cadence建立了完整的低功耗設計流程，在每個環(huán)節(jié)都提供低功耗的設計方法和工具。而Cadence的低功耗驗證流程在邏輯和實現等環(huán)節(jié)都會考慮功耗問題，目前這一設計流程在移動設備芯片的設計上獲得了成功。