Cadence為復雜的FPGA/ASIC設計提高驗證效率

　　全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司，今天宣布在幫助ASIC與FPGA設計者們提高驗證效率方面取得最新重大進展。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標準的全面支持，600多種新功能擴展了指標驅動型驗證(MDV)的范圍，幫助工程師實現(xiàn)更快、更全面的驗證閉合與硅實現(xiàn)。

　　今天公布的新功能面向當今高級節(jié)點設計的驗證流程中存在的低效率。隨著設計復雜性的提高，驗證流程經(jīng)常變得支離破碎而且缺乏效率，各種單獨的小流程被開發(fā)出來用于解決這些問題，以及復雜信號、低功耗與形式分析。本次推出的新功能通過MDV將這些小流程連結起來，而創(chuàng)新的技術支持獨特的端到端Cadence硅實現(xiàn)技術——這是EDA360構想的關鍵原則，注重統(tǒng)一化的設計意圖、提取與收斂。

　　通過新發(fā)布的Cadence Incisive®技術，驗證工程師可以在一個統(tǒng)一的驗證計劃里，將來自形式分析與仿真引擎的覆蓋數(shù)據(jù)融合。額外的功能擴展了驗證意圖的范圍，包括對高級低功耗損壞與隔離仿真的支持，以及自動化，用于結合和混合仿真和形式技術。

　　“作為自動化測試設備的領先供應商，驗證對我們的業(yè)務至關重要。”Teradyne公司高級硬件主管Rick Burns說。“三年前我們采用了MDV來提高可預測性，以及我們FPGA和ASIC計劃的質量。Cadence Incisive數(shù)字驗證的全新硅實現(xiàn)能力以及Virtuoso®模擬仿真將進一步增強，這樣我們的客戶們對我們的開發(fā)進度信心將不斷提升，從而幫助我們完成更多的業(yè)務。”

　　通過這種最新技術，可借助額外的提取功能及早進行錯誤偵測，包括支持即將發(fā)布的 UVM1.0標準用于測試平臺驗證。利用UVM方面10年的技術經(jīng)驗，Cadence提供了基于UVM的額外的方法學支持和指標集，包括低功耗、混合信號與加速方法學。數(shù)字混合信號模型到詳盡的晶體管模型的驗證，有限狀態(tài)機與宏的除錯支持，以及在Incisive Verification Kit中對這些技術的參考實現(xiàn)，讓項目團隊提高效率。

　　此外，引擎性能的提高能夠加快驗證過程和驗證計劃的收斂。對于運行數(shù)千個衰退測試的客戶，全新Incisive Specman Advanced Option支持重新配置和動態(tài)裝載e語言測試的種子、e代碼多核匯編等功能，還能對解釋執(zhí)行和編譯執(zhí)行的代碼進行聯(lián)合調(diào)試，將總效率提高了1.4倍以上。其他能加快收斂的功能包括支持多核形式分析，以及速度快1.3倍的SystemVerilog測試平臺仿真。

　　“引擎層面的性能本身還不足以解決驗證問題，”Cadence產(chǎn)品管理部主管Thomas Anderson說，“在過去十年來，隨著復雜性的提升，驗證技術分裂為很多支流，而設計團隊需要的是專注。這樣會導致統(tǒng)一化驗證流程無法實現(xiàn)，使得難以預測驗證流程，或者難以得知任何特定項目在驗證過程中所處的階段。我們的指標驅動型方法，通過這些全新改良，以統(tǒng)一化的驗證計劃、流程與指標改變了這一切。”