無采樣保持運放的12位流水線A/D轉(zhuǎn)換器

　　摘要: 設(shè)計了一個12 位200 MS/s中頻采樣的流水線ADC，將輸入信號采樣保持功能集成在第一級級電路中，從而省去了采樣保持運算放大器電路(SHA-less)。設(shè)計了帶有占空比穩(wěn)定功能的時鐘延遲鎖相環(huán)電路(DLL)，同時有效控制采樣時鐘的抖動保證高頻輸入信號的轉(zhuǎn)換性能。

　　關(guān)鍵詞: 流水線A/ D 轉(zhuǎn)換器; SHA-less; DLL; 增益自舉; 密勒補償 OTA; 片上參考驅(qū)動;動態(tài)比較器

　　流水線ADC 的結(jié)構(gòu)

　　圖1 給出流水線ADC 的整體結(jié)構(gòu), 包括集成了輸入信號采樣保持功能的第一級級電路、具有占空比修正功能的延遲鎖相環(huán)時鐘產(chǎn)生電路、片上參考產(chǎn)生和驅(qū)動電路、延時對準(zhǔn)寄存器陣列、LVDS輸出、SPI控制信號輸入接口以及其他輔助電路。為了降低功耗并減小由于采樣保持電路引入的噪聲和非線性，在第一級級電路中集成了高頻輸入信號采樣功能，去除了采樣保持運放。同時, 通過權(quán)衡可容忍的比較器失調(diào)電壓范圍、電容匹配精度要求、OTA設(shè)計難度、后級級電路噪聲衰減因子等各方面因素，采用2.5位/級電路結(jié)構(gòu),并通過相鄰級的冗余位錯位相加來實現(xiàn)簡單的數(shù)字校準(zhǔn)功能。每級電路中都包括一個子ADC(sub ADC)、子DAC(sub DAC)、減法器和乘4放大器。其中, sub DAC、減法器和乘4放大器利用一個開關(guān)電容結(jié)構(gòu)的MDAC 模塊來實現(xiàn), 如圖1 中虛框所示。

　　無采樣保持放大器前端電路

　　通常,在ADC 中都采用一個內(nèi)嵌采樣保持放大器( SHA embedded) 的前端采樣網(wǎng)絡(luò)。SHA可以提供給后級電路一個建立后的固定電平使得子ADC 和MDAC 處理的是完全一致的輸入信號。但是，由于SH電路環(huán)路增益為1，運放噪聲不經(jīng)增益衰減直接等效到輸入端，同時運放需面對滿量程輸入信號，因此線性度受限。采樣保持放大器不僅消耗了大量的功耗(占整個ADC的20%至30%)，而且惡化了整個ADC的噪聲和線性度。為了減小由于采樣保持放大器引入的不利因素，采用了“SHA-less”的結(jié)構(gòu)，將采樣保持功能集成在第一級級電路中，去除了采樣保持放大器。但去除SHA 采樣網(wǎng)絡(luò)前端會帶來新的問題。當(dāng)高頻輸入信號到子ADC 與MDAC 之間的延時不同時，導(dǎo)致子ADC 和MDAC 處理的信號值存在偏差 , 當(dāng) 超過冗余位錯位相加電路的可校正范圍時,會引入諧波失真。因此保證兩個采樣路徑的一致性非常重要。

　　近年來無SHA( SHA-less)采樣網(wǎng)絡(luò)的電路結(jié)構(gòu)越來越多，通?？縈DAC和子ADC之間的RC延遲嚴格匹配來實現(xiàn)采樣電壓的同步 ，如圖2(a)所示。該結(jié)構(gòu)的不足之處在于在底板采樣時鐘SA1和SA2采樣結(jié)束后，從預(yù)放大到鎖存器確定比較結(jié)果需要一段時間。這段比較時間會縮短采樣時間如圖2(b)所示，或占用運放建立時間如圖2(c)所示。采樣時間減小，在高頻輸入下會導(dǎo)致輸入信號跟蹤不完全而引入非線性;運放建立時間縮短，要求運放具有更快的建立速度，從而消耗更大的功耗，否則將導(dǎo)致運放建立不完全而影響ADC整體性能。為了克服以上不足之處，本文提出了一種新的SHA-less電路方案，見圖3(a)。在嚴格匹配MDAC和子ADC之間的RC延遲的同時，通過采用高速寬帶動態(tài)比較器及鎖存時鐘下降沿可調(diào)控制來實現(xiàn)輸入信號采樣的同步，時序關(guān)系如圖3(b)所示。MDAC在P1D下降沿采樣信號，子ADC在NP1D2的上升沿對輸入信號比較結(jié)果進行鎖存，避免了采樣結(jié)束后比較器再進行比較所需要的窄脈寬時鐘。兩個采樣路徑中RC的匹配可以保證輸入信號從輸入端到達MDAC運放和子ADC比較器輸入端的延時相同，若預(yù)放大狀態(tài)下比較器的帶寬很大速度很快使得信號從比較器輸入到輸出延時足夠短，則兩個通路采樣的孔徑誤差可以控制在冗余數(shù)字位可校準(zhǔn)范圍內(nèi)。該方案的重點是：(1)動態(tài)比較器帶寬足夠大使得信號延遲足夠短，即保證信號在兩個通路中的延遲一致;(2)在延遲一致的前提下，P1D時鐘下降沿與NP1D2的鎖存時鐘上升沿對齊，實現(xiàn)對同一輸入信號的采樣。高速比較器要提供大的帶寬需要消耗更多的電流，但該功耗與SHA相比仍占優(yōu)勢。為保證時鐘沿對齊，在MDAC采樣時鐘固定的情況下，鎖存時鐘上升沿通過SPI接口實現(xiàn)了可配置調(diào)節(jié)。運用該方案仿真結(jié)果顯示在400MHz輸入信號下不考率采樣開關(guān)引入的非線性，孔徑誤差引入的電平差值仍能控制在可校準(zhǔn)范圍內(nèi)，達到SNDR為 73.4572dB,ENOB為 11.9098位及SFDR 為88.4529 dB的性能。