Xilinx FPGA的Fast Startup

　　高優(yōu)先級分區(qū)的實現(xiàn)

　　為了得到盡可能小的高優(yōu)先級分區(qū)的部分比特流，設(shè)計中有一些一般性問題需要考慮。首先，該分區(qū)必須只能包含此類組件：或者是時序關(guān)鍵組件，或者是系統(tǒng)需要這些組件來執(zhí)行低優(yōu)先級部分(如ICAP)的部分重配置。得到小規(guī)模初始部分比特流的關(guān)鍵是使用盡可能小的區(qū)域?qū)崿F(xiàn)高優(yōu)先級分區(qū)。也就是說，您必須將這個分區(qū)局限在FPGA中的一個適當(dāng)區(qū)域中。

　　為了在FPGA中找到理想的物理位置，這個區(qū)域應(yīng)該提供該設(shè)計需要的適當(dāng)數(shù)量的資源。訪問該區(qū)域以外的資源也是可行的，但我們不鼓勵這么做——盡管對于I/O引腳來說，

　　這樣做一般是無法避免的。在尋找適當(dāng)區(qū)域時，還要牢記的是這個FPGA區(qū)域有可能會妨礙FPGA設(shè)計中非時序關(guān)鍵部分的資源。

　　當(dāng)您已經(jīng)對FPGA進(jìn)行分區(qū)，且已經(jīng)找到了這些分區(qū)的適當(dāng)區(qū)域之后，下一步就是使用一個空的(黑盒子)低優(yōu)先級分區(qū)實現(xiàn)高優(yōu)先級分區(qū)。得到的比特流含有很多針對未使用資源的配置幀。您可以刪除這些幀，以便得到針對初步配置高優(yōu)先級分區(qū)的有效部分比特流。[4]

　　低優(yōu)先級分區(qū)的實現(xiàn)

　　為了創(chuàng)建低優(yōu)先級的部分比特流，首先，您要創(chuàng)建含有這兩個分區(qū)(即高優(yōu)先級分區(qū)和低優(yōu)先級分區(qū))的完整FPGA設(shè)計的實現(xiàn)。從以前的實現(xiàn)中導(dǎo)入高優(yōu)先級分區(qū)，從而保證其實現(xiàn)方法與原來的實現(xiàn)方法相同。

　　對于Virtex-6器件而言，部分重配置(PR)流程可用于所有上述的實現(xiàn)。這樣，就會自動得到針對低優(yōu)先級分區(qū)的部分比特流。由于Spartan-6器件 系列不支持PR流程，在實現(xiàn)針對Spartan-6設(shè)計的Fast Startup時，我們使用了針對差異化的部分重配置的BitGen選項，以獲得低優(yōu)先級分區(qū)的部分比特流。[5]圖3給出了該工具流程的高層概覽。

　　圖3 – Fast Startup工具流程

　　實驗與結(jié)果

　　為了在硬件中驗證Fast Startup配置方法，我們的研究小組在一塊Virtex-6 ML605板和一塊Spartan-6 SP605板上實現(xiàn)了這種方法。

　　Virtex-6實現(xiàn)的應(yīng)用背景源自視頻領(lǐng)域。用戶接通視頻系統(tǒng)電源時，他們總是希望立刻就看到系統(tǒng)有所響應(yīng)，而不用等待數(shù)秒。因此，在圖4所示的系統(tǒng)中，一個配備了TFT控制器的高優(yōu)先級子系統(tǒng)可以迅速點(diǎn)亮TFT屏幕。對于其他低優(yōu)先級應(yīng)用，即第二個設(shè)計提供了對以太網(wǎng)內(nèi)核、UART和硬件計時器的控制和訪問。

　　圖4 – Virtex-6和Spartan-6演示(Virtex-6包括TFT模塊，Spartan-6僅包括CAN模塊)的基本框圖