Xilinx UltraScale?：為您未來(lái)架構(gòu)而打造的新一代架構(gòu)

　　更為復(fù)雜的問(wèn)題在于，通過(guò)大量的寬數(shù)據(jù)總線(xiàn)來(lái)擴(kuò)展性能會(huì)帶來(lái)額外的代價(jià)，那就是需要顯著增加邏輯電路開(kāi)銷(xiāo)用以支持寬總線(xiàn)的實(shí)施，從而進(jìn)一步加大實(shí)現(xiàn)時(shí)序收斂的難度。

　　以以太網(wǎng)數(shù)據(jù)包大小為例可以很好地說(shuō)明這個(gè)情況。以太網(wǎng)的數(shù)據(jù)包最小為64字節(jié)(512位)。假設(shè)采用2048位寬的總線(xiàn)來(lái)實(shí)現(xiàn)400G的系統(tǒng)，那么總線(xiàn)最多容納4個(gè)數(shù)據(jù)包。

　　在2048位寬的總線(xiàn)中存在多種數(shù)據(jù)包組合形式，例如4個(gè)完整數(shù)據(jù)包或者1個(gè)、2個(gè)或3個(gè)完整或部分?jǐn)?shù)據(jù)包，這樣需要使用大量邏輯來(lái)處理不同的情況與組合。需要大量復(fù)雜的重復(fù)邏輯來(lái)應(yīng)對(duì)這些可能的組合。此外，如果總線(xiàn)要求對(duì)四個(gè)數(shù)據(jù)包進(jìn)行同時(shí)處理并寫(xiě)入到存儲(chǔ)器中，那么可能需要對(duì)邏輯的某些部分進(jìn)行加速(或擴(kuò)展性能)?？梢钥紤]通過(guò)邏輯加速或用四個(gè)獨(dú)立的相同存儲(chǔ)器控制器來(lái)相繼處理多個(gè)數(shù)據(jù)包，但這些方式會(huì)進(jìn)一步加大布線(xiàn)資源的壓力，迫使架構(gòu)必須具備更多的高性能、低歪斜布線(xiàn)資源。參見(jiàn)圖4?！　?/p>

 

　　半導(dǎo)體工藝的擴(kuò)展影響互連技術(shù)

　　隨著業(yè)界向20nm或更高級(jí)半導(dǎo)體工藝技術(shù)推進(jìn)，在與銅線(xiàn)互連有關(guān)的RC延遲方面出現(xiàn)了新的挑戰(zhàn)，它會(huì)阻礙向新工藝節(jié)點(diǎn)演進(jìn)所實(shí)現(xiàn)的性能提升效果。晶體管互連延遲的增加會(huì)直接影響所能實(shí)現(xiàn)的總體系統(tǒng)性能，因此更加需要所使用的布線(xiàn)架構(gòu)能提供滿(mǎn)足新一代應(yīng)用要求的性能等級(jí)。UltraScale布線(xiàn)架構(gòu)在開(kāi)發(fā)過(guò)程中充分考慮了新一代工藝技術(shù)的特點(diǎn)，而且能明顯減輕銅線(xiàn)互連的影響——如不進(jìn)行妥善處理會(huì)成為系統(tǒng)性能瓶頸。

　　UltraScale互連架構(gòu)：針對(duì)海量數(shù)據(jù)流進(jìn)行優(yōu)化

　　UltraScale新一代互連架構(gòu)的推出體現(xiàn)了可編程邏輯布線(xiàn)技術(shù)的真正突破。賽靈思致力于滿(mǎn)足從多Gb智能包處理到多Tb數(shù)據(jù)路徑等新一代應(yīng)用需求，即必須支持海量數(shù)據(jù)流。在實(shí)現(xiàn)寬總線(xiàn)邏輯模塊(將總線(xiàn)寬度擴(kuò)展至512位、1024位甚至更高)的過(guò)程中，布線(xiàn)或互連擁塞問(wèn)題一直是影響實(shí)現(xiàn)時(shí)序收斂和高質(zhì)量結(jié)果的主要制約因素。過(guò)于擁堵的邏輯設(shè)計(jì)通常無(wú)法在早期器件架構(gòu)中進(jìn)行布線(xiàn);即使工具能夠?qū)砣脑O(shè)計(jì)進(jìn)行布線(xiàn)，最終設(shè)計(jì)也經(jīng)常需要在低于預(yù)期的時(shí)鐘速率下運(yùn)行。而UltraScale布線(xiàn)架構(gòu)則能完全消除布線(xiàn)擁塞問(wèn)題。結(jié)論很簡(jiǎn)單：只要設(shè)計(jì)合理，就能進(jìn)行布線(xiàn)。

　　我們來(lái)做個(gè)類(lèi)比。位于市中心的一個(gè)繁忙十字路口，交通流量的方向是從北到南，從南到北，從東到西，從西到東，有些車(chē)輛正試圖掉頭，所有交通車(chē)輛試圖同時(shí)移動(dòng)。這樣通常就會(huì)造成大堵車(chē)?，F(xiàn)在考慮一下將這樣的十字路口精心設(shè)計(jì)為現(xiàn)代化高速公路或主干道，情況又會(huì)如何。道路設(shè)計(jì)人員設(shè)計(jì)出了專(zhuān)用坡道(快行道)，用以將交通流量從主要高速路口的一端順暢地疏導(dǎo)至另一端。交通流量可以從高速路的一端全速移動(dòng)到另一端，不存在堵車(chē)現(xiàn)象。

　　賽靈思為UltraScale架構(gòu)加入了類(lèi)似的快行道。這些新增的快行道可供附近的邏輯元件之間傳輸數(shù)據(jù)，盡管這些元件并不一定相鄰，但它們?nèi)酝ㄟ^(guò)特定的設(shè)計(jì)實(shí)現(xiàn)邏輯上的連接。這樣，UltraScale架構(gòu)所能管理的數(shù)據(jù)量就會(huì)呈指數(shù)級(jí)上升，如圖5所示?！　?/p>

 

　　UltraScale架構(gòu)堆疊硅片互聯(lián)技術(shù)全面強(qiáng)化所有功能

　　很少有開(kāi)發(fā)的技術(shù)能夠像堆疊硅片互聯(lián)(SSI)技術(shù)集成那樣對(duì)器件容量和性能產(chǎn)生如此重大的影響，這已得到了賽靈思第一代基于7系列All Programmable器件的3D IC產(chǎn)品的驗(yàn)證。集成SSI技術(shù)后，設(shè)計(jì)人員可以構(gòu)建出工藝技術(shù)領(lǐng)先行業(yè)標(biāo)準(zhǔn)整整一代水平的更大型器件。而且該技術(shù)在賽靈思第二代基于UltraScale架構(gòu)的3D IC產(chǎn)品中也同樣會(huì)達(dá)到這種效果。

　　由于3D IC中硅片間通信連接比獨(dú)立封裝的硅片間通信連接更密集、更快速，因此硅片間的通信所需功耗更低(假設(shè)硅片無(wú)需驅(qū)動(dòng)硅片到封裝間互連以及板級(jí)互連的附加阻抗)。所以，與獨(dú)立封裝的硅片相比，SSI技術(shù)的集成能夠在顯著擴(kuò)大容量和性能的同時(shí)降低功耗。此外，由于無(wú)法輕易訪(fǎng)問(wèn)電路板層面的硅片間通信，這樣系統(tǒng)安全性也得到了加強(qiáng)。