Xilinx UltraScale?：為您未來架構(gòu)而打造的新一代架構(gòu)

　　UltraScale架構(gòu)滿足下一代系統(tǒng)級功耗要求

　　隨著系統(tǒng)級性能伴隨產(chǎn)品的更新?lián)Q代而不斷得到擴(kuò)展，人們期望(也是系統(tǒng)要求)功耗也能保持不變或者繼續(xù)降低。例如，對于有線通信基礎(chǔ)設(shè)備而言，新一代線路卡必須在不改變外形尺寸或功耗水平的前提下支持更高的帶寬或計(jì)算性能。盡管我們可能認(rèn)為這與系統(tǒng)性能提升的本質(zhì)有一些矛盾(通常來說性能提升必然以功耗增加為代價(jià))，但是我們?nèi)钥赏ㄟ^系統(tǒng)集成、電源管理策略以及高級工藝技術(shù)來持續(xù)降低系統(tǒng)功耗。

　　UltraScale架構(gòu)為每一代All Programmable系列提供了無可比擬的系統(tǒng)級功耗優(yōu)勢。低功耗的半導(dǎo)體工藝加上芯片和軟件上顯著的靜態(tài)、動態(tài)功耗門控技術(shù)使得總的系統(tǒng)功耗比Xilinx 7系列器件(已經(jīng)是目前業(yè)界功耗最低的可編程邏輯器件)還要低50%。

　　降低功耗對設(shè)計(jì)人員來說意味著兩件事：(1)更低的功耗預(yù)算和散熱管理要求;(2)更高的速度。這兩點(diǎn)對滿足新一代應(yīng)用不斷提高的要求極為重要。

　　UltraScale的IP保護(hù)與防篡改安全功能

　　幾乎在所有市場都在不斷加大對賽靈思All Programmable FPGA的使用，以至于這些器件正在成為眾多新系統(tǒng)的核心。

　　賽靈思All Programmable器件的不斷普及使得保護(hù)器件內(nèi)的IP與保護(hù)器件所處理的數(shù)據(jù)具有同等重要性。隨著安全威脅意識的增長，系統(tǒng)安全領(lǐng)域隨即推出了一系列可推動設(shè)計(jì)安全性不斷提高的策略與標(biāo)準(zhǔn)。設(shè)計(jì)人員在部署需要達(dá)到安全標(biāo)準(zhǔn)的產(chǎn)品時(shí)，必須考慮眾多安全威脅或潛在薄弱環(huán)節(jié)。簡要的薄弱環(huán)節(jié)列表包括如下內(nèi)容：大意自滿、不完備的安全措施、后門漏洞、設(shè)計(jì)缺陷、器件缺陷、單粒子翻轉(zhuǎn)、比特流解碼、電子欺詐、特洛伊木馬、回讀、邊帶信道以及故障插入。

　　賽靈思的安全解決方案與創(chuàng)新產(chǎn)品已經(jīng)歷了五代以上的發(fā)展，UltraScale All Programmable架構(gòu)在這一基礎(chǔ)上引入了多種增強(qiáng)型安全特性，可對載入器件內(nèi)的IP提供更強(qiáng)的保護(hù)并實(shí)現(xiàn)防篡改功能，繼續(xù)保持著延續(xù)賽靈思在安全解決方案領(lǐng)域的領(lǐng)先地位。UltraScale架構(gòu)在安全性方面的改進(jìn)包括：更強(qiáng)大更先進(jìn)的AES比特流解密與認(rèn)證方案;更多密鑰模糊處理功能;確保在編程過程中無法對加密密鑰進(jìn)行外部訪問。這樣就能得到穩(wěn)定可靠的業(yè)界領(lǐng)先解決方案，滿足不斷變化的新一代安全要求。

　　分析協(xié)同優(yōu)化=可預(yù)見性的成功

　　為最嚴(yán)格的應(yīng)用實(shí)現(xiàn)最高水平的集成度、容量和類似于ASIC的系統(tǒng)級性能，僅這一項(xiàng)就已經(jīng)頗具挑戰(zhàn)。而UltraScale架構(gòu)還從20nm平面FET擴(kuò)展至16nm鰭式FET甚至更高級的技術(shù)，并且從單芯片電路擴(kuò)展至3D IC，同時(shí)還能在不降低性能的前提下實(shí)現(xiàn)高達(dá)90%的最高器件利用率。滿足這些嚴(yán)苛目標(biāo)的唯一途徑就是將UltraScale架構(gòu)與Vivado設(shè)計(jì)套件進(jìn)行協(xié)同優(yōu)化。

　　Vivado設(shè)計(jì)套件是一款全新的SoC增強(qiáng)型設(shè)計(jì)環(huán)境，最初針對賽靈思7系列器件推出，主要用于未來十年的All Programmable器件(例如UltraScale架構(gòu))。Vivado能解決可編程系統(tǒng)集成與實(shí)現(xiàn)方面的關(guān)鍵設(shè)計(jì)瓶頸，其生產(chǎn)力相對同類競爭開發(fā)環(huán)境提高了四倍。

　　要實(shí)現(xiàn)新一代設(shè)計(jì)提出的超高性能、集成度以及結(jié)果質(zhì)量目標(biāo)，就需要采用全新的器件布局布線方案。傳統(tǒng)FPGA布局布線工具依靠模擬退火作為主要的布局優(yōu)化算法，無法顧及擁塞程度或總導(dǎo)線長度等全局設(shè)計(jì)指標(biāo)。要實(shí)現(xiàn)具備多Tb性能的設(shè)計(jì)，需要采用寬總線而且要求時(shí)鐘歪斜幾乎為零。因此，采用模擬退火這種不考慮總體導(dǎo)線長度和擁塞情況的布局布線算法是絕對不可行的。

　　最佳的布局方案取決于多種因素，例如時(shí)序、導(dǎo)線長度和擁塞等標(biāo)準(zhǔn)。

　　Vivado設(shè)計(jì)套件利用多變量成本函數(shù)找出最優(yōu)布局方案，這樣，設(shè)計(jì)人員就可以快速確定布線方案，并使器件利用率達(dá)到90%以上且不降低性能。與采用其他解決方案相比，這種方式的運(yùn)行時(shí)間更短而且結(jié)果的變化程度也更小，這樣實(shí)現(xiàn)設(shè)計(jì)收斂所需的迭代次數(shù)就更少，并且性能和器件利用率都達(dá)到了業(yè)界前所未有的高水平。

　　UltraScale架構(gòu)與工藝技術(shù)

　　工藝技術(shù)在任何芯片架構(gòu)中都是一個重要的考慮因素，賽靈思UltraScale架構(gòu)可以支持多種工藝技術(shù)。賽靈思與臺積(TSMC)合作推出的28nm HPL(低功耗高性能)工藝技術(shù)是賽靈思7系列All Programmable器件能夠取得巨大成功的主要因素。憑借之前合作所取得的經(jīng)驗(yàn)，賽靈思與臺積又開發(fā)出了20nm 20SoC平面工藝技術(shù)，用以支持預(yù)計(jì)將于2013年推出的第一代賽靈思UltraScale All Programmable器件。

　　然而，賽靈思設(shè)計(jì)UltraScale架構(gòu)還有另一個目的，那就是充分利用繼20SoC之后的工藝節(jié)點(diǎn)16FinFET所提供的更高的性能、容量和節(jié)電性能。另外，在賽靈思“FinFast”開發(fā)計(jì)劃(該計(jì)劃匯集了賽靈思和臺積的優(yōu)秀工程設(shè)計(jì)人才)的支持下，賽靈思UltraScale架構(gòu)和Vivado 設(shè)計(jì)套件針對臺積 16FinFET工藝技術(shù)進(jìn)行了協(xié)同優(yōu)化。這樣，賽靈思與臺積將于2014年推出第二代UltraScale All Programmable器件芯片。

　　結(jié)論

　　為了實(shí)現(xiàn)數(shù)百Gbps的系統(tǒng)級性能，實(shí)現(xiàn)全線速智能處理，并擴(kuò)展至Tbps和每秒萬億次的浮點(diǎn)運(yùn)算水平，我們需要采用一種全新的架構(gòu)方案。賽靈思根據(jù)新一代高性能系統(tǒng)需求已經(jīng)開發(fā)出了新一代UltraScale架構(gòu)和Vivado設(shè)計(jì)套件。UltraScale架構(gòu)能提供ASIC級的系統(tǒng)性能，滿足最嚴(yán)苛的新一代應(yīng)用要求：即實(shí)現(xiàn)海量I/O和存儲器帶寬、海量數(shù)據(jù)流、極高的DSP與包處理性能，并在不影響性能的前提下實(shí)現(xiàn)超過90%的前所未有的器件利用率。

　　UltraScale是業(yè)內(nèi)首款在All Programmable架構(gòu)中應(yīng)用最前沿ASIC架構(gòu)增強(qiáng)功能的產(chǎn)品，能夠從20nm平面FET擴(kuò)展到16nm 鰭式FET，甚至更先進(jìn)的技術(shù)，此外還能從單芯片電路擴(kuò)展至3D IC。通過整合臺積的先進(jìn)技術(shù)并與Vivado新一代設(shè)計(jì)套件實(shí)現(xiàn)協(xié)同優(yōu)化，賽靈思提前一年實(shí)現(xiàn)同類競爭產(chǎn)品1.5倍至2倍的系統(tǒng)級性能與集成度。這相當(dāng)于我們比競爭對手領(lǐng)先整整一代。