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          關(guān)于quartus生成IP核的仿真出錯問題的解決

          作者: 時間:2012-06-21 來源:網(wǎng)絡(luò) 收藏

          對MegaCore的從頭至尾操作了一遍,說實話很是復(fù)雜,不過,大家都知道可以直接拿來用的,大大節(jié)省了開發(fā)時間,而且其代碼是絕對優(yōu)化的;所有的前奏都操作成功,設(shè)置沒什么,開始對的fft.vhd文件進(jìn)行編譯,點(diǎn)擊Start Compilation,第一感覺:慢!編譯很慢,應(yīng)該是文件太龐大了吧,需要很多信息,在Status里觀察進(jìn)度,F(xiàn)ull Compilation進(jìn)行至80%,報錯!

          本文引用地址:http://www.ex-cimer.com/article/148880.htm

          無奈,但沒能通過EDA Netlist Writer,查找錯誤信息,簡單六行:

          主要錯誤:

          Error:Can''t generate netlist outout files because the fileC:/altera/72/ip/fft/lib/auk_dspip_math_pkg_fft_72.vhd is an OpenCore Plus time-limited file.

          生成網(wǎng)表輸出文件。OpenCore Plus time-limited ,在之前進(jìn)行的一系列設(shè)置里(settings)ENA Netlist Writer options里選擇的是第三方軟件modelsim,緣故就出在此。在沒有授權(quán)時opencore是不允許生成Netlist的,更改設(shè)置:settings里EDA Tool Settings —>Simulation選擇“none”,重新編譯,通過。

          接下來,理清管腳關(guān)系,進(jìn)行。



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