基于FPGA的IPV6數(shù)字包的分離與封裝的實(shí)現(xiàn)

　　首先判斷FIFO1輸入端數(shù)據(jù)的頭尾標(biāo)志DATA(65~64)與FIFO1的滿(mǎn)標(biāo)志FULL1，如果DATA(65~64)=“10”且FULL1=“0”，即判斷到一個(gè)完整數(shù)據(jù)包的開(kāi)始且FIFO1未滿(mǎn)，則使FIFO1的寫(xiě)使能WR_EN1有效，寫(xiě)入數(shù)據(jù);如果DATA(65~64)=“01”，好判斷到一個(gè)完整數(shù)據(jù)包結(jié)束時(shí)，則使WR_EN1無(wú)效，這樣一個(gè)完整的數(shù)據(jù)包就緩存到了FIFO1時(shí)。

　　當(dāng)判斷到FIFO1的空標(biāo)示EMPTY1=“0”，即FIFO1非空間，令FIFO1的讀使能信號(hào)RD_EN1有效，將FIFO1中的數(shù)據(jù)讀出，直到EMPTY1=“1”，即FIFO1空為止。對(duì)讀出的數(shù)據(jù)設(shè)定一計(jì)數(shù)器COUNTER1進(jìn)行計(jì)數(shù)，當(dāng)DONT1不為0即FIFO1輸出端有信號(hào)時(shí)開(kāi)始計(jì)數(shù)。當(dāng)05時(shí)，令WR_EN3無(wú)效，WR_EN2有效，將IPV6數(shù)據(jù)包的數(shù)據(jù)部分送FIFO2緩存，準(zhǔn)備送密碼芯片處理，直到頭尾標(biāo)志DOUT1(65~64)=“01”時(shí)，將COUNTER1清零，在判斷到COUNTER1為0后，將WR_EN2置為無(wú)效。注意：FIFO1的輸出端口是66位，F(xiàn)IFO2的輸入端口是64位的，故在FIFO1向FIFO2寫(xiě)數(shù)據(jù)的過(guò)程中，應(yīng)將FIFO1的輸出端口信號(hào)DOUT(63~0)傳送給FIFO2的輸入端口DIN2(63~-)。當(dāng)判斷到FIFO2非空間，將其讀使能信號(hào)RD_EN2置為有效，即可向密碼芯片送出數(shù)據(jù)。

2 IPV6數(shù)據(jù)包的重新封裝

　　用FPGA實(shí)現(xiàn)IPV6數(shù)據(jù)包的重新封裝，同時(shí)是通過(guò)控制幾個(gè)FIFO的數(shù)據(jù)輸入輸出來(lái)實(shí)現(xiàn)的，FPGA同部的重新封裝單元電路的物理連接如圖3所示，其FIFO4的作用是緩存密碼芯片送出的加解密處理后的數(shù)據(jù);FIFO5的作用是緩存重新封裝后的IPV6數(shù)據(jù);FIFO3與拆分單元共用，作用是緩用IPV6數(shù)據(jù)包頭。

　　圖中的FIFO4和FIFO5也都是由Xilinx公司的開(kāi)發(fā)工具ISE6.1自帶的Core IP生成的，其中FIFO4是異步FIFO，輸入時(shí)鐘為50MHz，輸出時(shí)鐘為62.5MHz，輸入輸出數(shù)據(jù)寬度都是66bit;FIFO5是同步FIFO，工作時(shí)鐘為62.5MHz，輸入輸出數(shù)據(jù)寬度都是66bit。

　　密碼芯片對(duì)數(shù)據(jù)進(jìn)行加/解密處理完畢之后，在送出處理數(shù)據(jù)前，首先向外部系統(tǒng)發(fā)送一64bit長(zhǎng)的連接指令，指明處理數(shù)據(jù)所用的加解密算法和數(shù)據(jù)長(zhǎng)度。例如，在對(duì)數(shù)據(jù)進(jìn)行2DES加密處理的情況下，接收指令格式(16位制)如圖4所示，其中高56位為指令編碼，低8位為將要輸出的處理數(shù)據(jù)的長(zhǎng)度。

　　因此，在接收處理數(shù)據(jù)時(shí)，首先判斷是否有接收指令，如果有接收搦令，則其接收指令中的數(shù)據(jù)長(zhǎng)度放寄存器中進(jìn)行寄存，并設(shè)定計(jì)數(shù)器COUNTER2開(kāi)始計(jì)數(shù)。當(dāng)0

　　這時(shí)，包頭已經(jīng)緩存到FIFO3中了，處理后的數(shù)據(jù)已經(jīng)按格式要求緩存到FIFO4中了，最后要做的就是控制FIFO3和FIFO4，把一個(gè)完整的IPV6數(shù)據(jù)包寫(xiě)入FIFO5中。具體做法是：設(shè)定計(jì)數(shù)器COUNTER3，當(dāng)FIFO3和FIFO4都非空時(shí)，COUNTER3開(kāi)始計(jì)數(shù)。當(dāng)COUNTER3>0時(shí)，將FIFO5的寫(xiě)使能信號(hào)WR_EN5置為有效;當(dāng)COUNTER3=0時(shí)，WR_EN5置為無(wú)效。當(dāng)0l=6時(shí)，令RD_EN3無(wú)效，RD_EN4有效，將FIFO4的輸出數(shù)據(jù)DOUT4(65~0)寫(xiě)入FIFO5的輸入端DIN5(65~0)，直到DOUT4(65~64)=“01”時(shí)，將COUNTER3清零，RD_EN4置為無(wú)效。這樣，一個(gè)完整的IPV6數(shù)據(jù)包就重封裝在FIFO5中了，當(dāng)判斷到FIFO5非空間，就可以令RD_EN5有效，向外輸出處理后的完整的IPV6數(shù)據(jù)包了。

　　從上述討論可以看出，本課題在FPGA中采用了五個(gè)FIFO，并設(shè)定了三個(gè)計(jì)數(shù)器控制這五個(gè)FIFO的輸入輸出來(lái)實(shí)現(xiàn)對(duì)IPV6數(shù)據(jù)包的拆分和重新封裝?？偟膩?lái)看，整個(gè)FPGA設(shè)計(jì)思路巧妙，電路結(jié)構(gòu)簡(jiǎn)單，達(dá)到了預(yù)期的處理速度。圖5是整個(gè)測(cè)試系統(tǒng)在對(duì)1024字節(jié)的IPV6數(shù)據(jù)包進(jìn)行拆包、送密碼芯片加密。重裝封裝處理后測(cè)試儀控制軟件界面上顯示的收包數(shù)據(jù)統(tǒng)計(jì)。從該圖可以看出，整個(gè)系統(tǒng)對(duì)IPV6數(shù)據(jù)包的處理速度達(dá)到了2.372Gbit/s，而這樣的處理速度用軟件是不可能達(dá)到的。