對(duì)FPGA設(shè)計(jì)進(jìn)行編程并不困難

硬件設(shè)計(jì)者已經(jīng)開始在高性能DSP的設(shè)計(jì)中采用FPGA技術(shù)，因?yàn)樗梢蕴峁┍然赑C或者單片機(jī)的解決方法快上10-100倍的運(yùn)算量。以前，對(duì)硬件設(shè)計(jì)不熟悉的軟件開發(fā)者們很難發(fā)揮出FPGA的優(yōu)勢(shì)，而如今基于C語言的方法可以讓軟件開發(fā)者毫不費(fèi)力的將FPGA的優(yōu)勢(shì)發(fā)揮得淋漓盡致。這些基于C語言的開發(fā)工具可以比基于HDL語言的硬件設(shè)計(jì)更節(jié)省設(shè)計(jì)時(shí)間，同時(shí)不需要太多的硬件知識(shí)。 由于具有這些優(yōu)勢(shì)，F(xiàn)PGA技術(shù)不僅可使這些器件作為I/O器件的前端，F(xiàn)PGA還可實(shí)現(xiàn)大量的高帶寬和運(yùn)算密集型應(yīng)用的實(shí)時(shí)處理。此外，F(xiàn)PGA還可很緊密地與板上存儲(chǔ)器結(jié)合，并在一塊電路板上集成多個(gè)器件。更好的是，F(xiàn)PGA電路板可通過新興的串口通訊標(biāo)準(zhǔn)進(jìn)行通訊，如Rapid I/O或者PCIX。這些最新技術(shù)可讓基于FPGA的系統(tǒng)比現(xiàn)有的多CPU和DSP系統(tǒng)的性價(jià)比高出一個(gè)數(shù)量級(jí)。 因此，在用CPU和DSP解決高帶寬和算法密集問題的場(chǎng)合中，例如醫(yī)療成像、工業(yè)應(yīng)用以及軍用聲納和雷達(dá)等，經(jīng)常使用FPGA。設(shè)計(jì)者利用這些新型的基于C語言的開發(fā)工具來開發(fā)DSP(在一塊PCI板上安裝單塊或多塊FPGA處理器)，就可以實(shí)現(xiàn)前面提到的改進(jìn)性能以及更短的面世時(shí)間。 這篇文章向設(shè)計(jì)者展示了如何利用C語言工具在基于FPGA的系統(tǒng)中實(shí)現(xiàn)信號(hào)處理，并一步一步向開發(fā)者說明在多FPGA系統(tǒng)中實(shí)現(xiàn)算法密集型信號(hào)處理程序的過程。利用C語言對(duì)FPGA計(jì)算解決方案進(jìn)行編程，能將把程序的執(zhí)行時(shí)間從12分鐘減少到僅為2秒。

1 通過C語言與硬件進(jìn)行接口

假設(shè)您在設(shè)計(jì)一個(gè)算法密集的信號(hào)處理程序，例如分析上千公里長公路的裂縫。這種應(yīng)用需要用到正/逆向霍夫變換的算法，該算法還可對(duì)航拍圖片中的河流和街道以及半導(dǎo)體表面的瑕疵進(jìn)行定位。 如果你正使用基于奔騰4和Windows XP的PC、帶有多個(gè)FPGA的PCI板(例如Tsunami板)、C語言開發(fā)環(huán)境和Handel-C(Celoxica開發(fā)環(huán)境)來進(jìn)行設(shè)計(jì)，并假設(shè)你對(duì)HDL硬件語言所知甚少，卻熟悉基于FPGA設(shè)計(jì)的一些基礎(chǔ)知識(shí)。設(shè)計(jì)過程要從C語言代碼的編寫開始，然后將代碼轉(zhuǎn)化成Handel-C，并在PC上進(jìn)行仿真，最終在多FPGA處理器上運(yùn)行測(cè)試。

一開始，先要決定C語言代碼對(duì)哪些算法進(jìn)行加速。一個(gè)好的剖析工具，例如Intel的VTune Performance Analyzer，可以幫你發(fā)現(xiàn)消耗過多時(shí)鐘周期的代碼段。 在上述的信號(hào)處理應(yīng)用中，完全由CPU完成算法要花費(fèi)12分鐘的時(shí)間，經(jīng)過剖析發(fā)現(xiàn)時(shí)間幾乎是消耗在各種嵌套的循環(huán)中，這清楚地顯示了哪些代碼是由FPGA加速器加速的。經(jīng)過加速過的代碼需要經(jīng)過PC上的PCI總線輸入和輸出。由此可知I/O數(shù)據(jù)的速度在PCI總線的速度范圍之內(nèi)DD從70到200Mbps。 接下來的挑戰(zhàn)是創(chuàng)建FPGA設(shè)計(jì)以加速代碼的功能。由于FPGA可以同時(shí)執(zhí)行上千條指令，訪問上百個(gè)內(nèi)存塊，所以“管道”和“并行處理”技術(shù)都可被用來加速功能。利用管道技術(shù)，指令路徑是有順序的，即當(dāng)一些算法正在一部分?jǐn)?shù)據(jù)“管道”中被執(zhí)行時(shí)，另一些算法將在同一“管道”的后面部分被執(zhí)行，這個(gè)過程與自動(dòng)生產(chǎn)線很相似。具有長時(shí)鐘的程序可以通過并行處理來顯著降低運(yùn)行時(shí)間(圖2)。

最后，你還必須分析各個(gè)算法，將其按步分解成由數(shù)學(xué)運(yùn)算(加、減、乘、除、積分)、延遲、保存到內(nèi)存和查表等操作。無論多復(fù)雜的算法都可以分解成這些最基本的操作，而且這些操作在相互無關(guān)聯(lián)的情況下可以并行處理。 我們的示例應(yīng)用可以這樣被加速：9個(gè)處理周期被充分地進(jìn)行管道處理，在初始延遲后的每個(gè)時(shí)鐘都輸出一個(gè)結(jié)果，然后這些周期被嵌入到X、Y和Θ的三維循環(huán)中，因此總的周期數(shù)為9+(9*X*Y*Θ)，即在每個(gè)處理塊中只包括9個(gè)這樣的周期：延遲＋(9個(gè)周期*64個(gè)像素*64個(gè)像素*64位深度)。

盡管FPGA中可以實(shí)現(xiàn)浮點(diǎn)運(yùn)算單元，但它們能迅速消耗FPGA的資源，所以如果可以，最好謹(jǐn)慎使用。主要依靠浮點(diǎn)運(yùn)算的算法最好轉(zhuǎn)換成定點(diǎn)運(yùn)算，這樣你既可利用用“模塊浮點(diǎn)”方法，又可通過定點(diǎn)的方法設(shè)計(jì)整個(gè)系統(tǒng)。然后，通過對(duì)比實(shí)際輸出與原始的全浮點(diǎn)運(yùn)算的軟件實(shí)現(xiàn)來確定轉(zhuǎn)換精度。在霍爾算法的例子中，14b+7b的定點(diǎn)分辨率與全浮點(diǎn)的結(jié)果完全相同。

2 確定資源

在接下來的設(shè)計(jì)中，需要對(duì)每個(gè)處理部分的時(shí)鐘周期計(jì)數(shù)。通常，每個(gè)時(shí)鐘周期可以完成二到三個(gè)運(yùn)算，然后確定所需的FPGA資源以適應(yīng)代碼。可以在多個(gè)FPGA中分段運(yùn)行代碼來獲得更高的計(jì)算能力。這些解決方案的拓展非常容易，只要使用所需的多個(gè)FPGA(最多5個(gè))，系統(tǒng)將自動(dòng)檢測(cè)它們。 在該例子中，設(shè)計(jì)是基于處理塊的。這些塊按順序被發(fā)送給每個(gè)FPGA，或者從每個(gè)FPGA收集起來(其邏輯是代碼的一部分)。一個(gè)FPGA的加速比例可以達(dá)到37:1，而10個(gè)FPGA(每兩個(gè)電路板上有5個(gè))可以達(dá)到370:1。 對(duì)設(shè)計(jì)進(jìn)行編碼相對(duì)簡單，因?yàn)樵O(shè)計(jì)主要由C語言完成，除了一些需要特殊Handel-C指令的新功能。這些新指令包括：增強(qiáng)位操作、并行處理、宏操作和公式、任意寬度的變量、FPGA存儲(chǔ)器接口、RAM和ROM類型、信號(hào)(代表硬件中的信號(hào)線)以及通道(在代碼并行分支或時(shí)鐘域之間通信)。工具條中的“代碼轉(zhuǎn)換”可以完成C和Handel-C的樣本轉(zhuǎn)換。

3 對(duì)環(huán)境的仿真

再下一步是建立仿真環(huán)境，并在其中測(cè)試和優(yōu)化硬件代碼。仿真環(huán)境提供了完整的bit-true/cycle-true仿真，并對(duì)FPGA的實(shí)現(xiàn)進(jìn)行可靠的模擬。利用設(shè)計(jì)輸出與C軟件仿真輸出的比較來測(cè)試精度，同樣也可得到FPGA處理器上真實(shí)運(yùn)行速度的報(bào)告。通常，進(jìn)行結(jié)構(gòu)塊仿真有助于找到設(shè)計(jì)中的問題，因?yàn)檫@些塊在重組后可以確定總體的運(yùn)行效果。可在仿真過程中做進(jìn)一步的調(diào)整，如利用流水線在每個(gè)時(shí)鐘周期內(nèi)進(jìn)行單輸入單輸出的測(cè)試，或?qū)⑻幚磉^程細(xì)分到更多的并行數(shù)據(jù)流中直到FPGA的資源利用率達(dá)到100%。此外，在硬件編譯時(shí)也能發(fā)現(xiàn)算法的最慢點(diǎn)并對(duì)其優(yōu)化，在FPGA甚至板子之間分割算法還可以獲得額外的速度。 利用軟件，進(jìn)一步調(diào)整可獲得更好的性能。然而，精確調(diào)整帶來的性能增益卻會(huì)下降。通過簡單的增加FPGA非常具有成本效益。并不需要使設(shè)計(jì)完美化，因?yàn)榛谶@些結(jié)果的設(shè)計(jì)可以在任何時(shí)候進(jìn)行快速的仿真和優(yōu)化。一旦仿真完成，就可以將設(shè)計(jì)編譯到硬件里并激活數(shù)據(jù)流管理(DSM)，以便將數(shù)據(jù)流送到FPGA處理器板而不是仿真器中。