MCU&USB設(shè)備控制器IP核的設(shè)計(jì)

摘要：用硬件描述語言verilog HDL設(shè)計(jì)實(shí)現(xiàn)了一種MCUUSB設(shè)備控制器IP核。論文首先簡要介紹了設(shè)計(jì)的背景,重點(diǎn)對自主研發(fā)的將MCUUSB控制器集成于一個(gè)芯片的設(shè)計(jì)和研究分析。最后給出nc-verilog功能仿真方案以及FPGA驗(yàn)證方案。使用上華0.35um工藝,流片成功,結(jié)果表明此IP核完全符合設(shè)計(jì)要求。

1 引言

在傳統(tǒng)的計(jì)算機(jī)系統(tǒng)上常采用串口(如RS232)和并口連接外圍設(shè)備，但串口和并口都存在著通信速度 慢，接口獨(dú)占不利于擴(kuò)展等無法克服的缺點(diǎn)，而通用串行總線(Universal Serial Bus，即USB)因具有傳輸 速度快、支持熱插拔、擴(kuò)展方便、抗干擾強(qiáng)、成本低、數(shù)據(jù)傳輸質(zhì)量高、節(jié)省系統(tǒng)資源等優(yōu)點(diǎn)而得到了廣 泛的應(yīng)用，當(dāng)前它已成為計(jì)算機(jī)最常用的接口之一[1-3]。

現(xiàn)在USB控制器主要有兩種：帶USB接口的單片機(jī)(MCU)和純粹的USB接口芯片。純粹的USB接口芯片僅處 理USB通信，必須有個(gè)外部微處理器來進(jìn)行協(xié)議處理和數(shù)據(jù)交換。典型產(chǎn)品有Philips公司的PDIUSBD11(I2C 接口)、PDIUSBD12(并行接口)；NS公司的USBN9603／9*(并行接口)。帶USB接口的單片機(jī)從應(yīng)用上又可以 分成兩類，一類是從底層設(shè)計(jì)專用于USB控制的單片機(jī)；另一類是增加了USB接口的普通單片機(jī)，如Cypress 公司的EZ—USB(基于8051)，選擇這類USB控制器的最大好處在于開發(fā)者對系統(tǒng)結(jié)構(gòu)和指令集非常熟悉，開 發(fā)工具簡單，但價(jià)格比較高，不利于產(chǎn)品升級和改型[4-6]。

然而，國內(nèi)產(chǎn)品中所用到的USB 芯片都依賴進(jìn)口，主要由國外的IC 設(shè)計(jì)芯片廠商如Cypress，NEC 等 一些國際著名公司提供。鑒于USB 芯片有很好的市場前景和利潤空間，盡管國內(nèi)企業(yè)或研究機(jī)構(gòu)目前還只 是處于USB 芯片應(yīng)用開發(fā)的技術(shù)水平，人們還是希望自主開發(fā)出有自主知識產(chǎn)權(quán)的USB 芯片[7-9].因此，近 年來國內(nèi)也有許多單位在探索獨(dú)立設(shè)計(jì)USB 芯片。

本論文針對USB1.1 協(xié)議規(guī)范，本著自主開發(fā)USB 控制芯片，把MCU 和USB 設(shè)備控制器用軟核的形式集成在一塊芯片上，微控制器我們是用14 位指令字長度，且是單字節(jié)指令和單周期指令，其核心指令只有 39 條，容易掌握和設(shè)計(jì)，而且完全滿足總體設(shè)計(jì)的要求。

2 MCUUSB 設(shè)備控制器工作原理及總體設(shè)計(jì)

整個(gè)設(shè)計(jì)的總體結(jié)構(gòu)如圖1 所示，差分信號線D+和D-連接主機(jī)，接收時(shí)主機(jī)發(fā)送的串行數(shù)據(jù)通過收 發(fā)器和USB 設(shè)備控制器解碼和校驗(yàn)等處理后存儲到相應(yīng)的RAM 中；發(fā)送時(shí)由仲裁模塊控制從RAM 或 ROM 中提取相應(yīng)數(shù)據(jù)經(jīng)過USB 設(shè)備控制器組合和收發(fā)器串行發(fā)送給主機(jī)。MCU 主要協(xié)助USB 控制器完 成設(shè)備和主機(jī)之間的數(shù)據(jù)傳輸。

2.1 MCU 的設(shè)計(jì)

MCU主要完成各種中斷處理，而且協(xié)助控制器使主機(jī)檢測和識別設(shè)備；設(shè)備剛插上PC時(shí)，MCU通過讀取 ROM中的指令來初始化專用功能寄存器，使能全局中斷GIE和USB中斷USBint，使控制器能及時(shí)響應(yīng)各種USB 中斷；全局中斷允許位GIE置位時(shí)，允許所有中斷；清零時(shí)，禁止所有中斷。當(dāng)一個(gè)中斷被響應(yīng)時(shí)，GIE 位被清零以禁止其它中斷，并裝載中斷服務(wù)程序，將中斷返回地址壓入堆棧。引起裝載中斷服務(wù)程序的中 斷標(biāo)志位在重新允許GIE之前通過軟件清零，以避免重復(fù)響應(yīng)中斷。在中斷服務(wù)程序中，通過檢測中斷標(biāo) 志位可以判斷中斷源，各中斷標(biāo)志位的置位不受GIE的影響；在設(shè)備與主機(jī)通信過程中，MCU處理setup包、 in包、out包、ack、nak、stall包等的中斷處理，我們規(guī)定了USB中斷、定時(shí)器中斷、外部中斷、GPIO中斷 的中斷入口地址分別為04H、08H、0CH、10H；MCU同時(shí)還對各功能寄存器進(jìn)行相應(yīng)的操作，比如寫端點(diǎn)0的 輸入輸出包允許的最大值，數(shù)據(jù)的觸發(fā)位DSQ（即Data Toggle機(jī)制）等。

2.2 arbRAM、arbROM（仲裁模塊）的設(shè)計(jì)

在設(shè)計(jì)中含有兩種存儲器：程序存儲器（ROM）和數(shù)據(jù)存儲器（SRAM），這兩種存儲器都有自己的總線， 在一個(gè)時(shí)鐘周期內(nèi)，可以同時(shí)對兩種存儲器進(jìn)行訪問。USB 和MCU 都可以訪問SRAM 和ROM，仲裁模塊就是 為兩者同時(shí)訪問時(shí)不起沖突而設(shè)置的；USB 訪問ROM 的地址空間100h-fffh（我們把設(shè)備的描述符存放在這 里），且USB 訪問僅取14 位寬的低8 位數(shù)據(jù)。當(dāng)USB 與MCU 同時(shí)訪問ROM 時(shí)，MCU 優(yōu)先。USB 與MCU 共享通 用寄存器（SRAM），當(dāng)USB 的請求訪問存儲器信號到來時(shí)， USB 訪問存儲器的地址信號的高三位不等于零 時(shí)屬于USB 訪問程序存儲器的地址空間。當(dāng)USB 與MCU 同時(shí)訪問通用寄存器（SRAM）時(shí)，MCU 具有優(yōu)先權(quán)。

2.3 USB 設(shè)備控制器的設(shè)計(jì)

USB 設(shè)備控制器是設(shè)計(jì)的重點(diǎn)部分，是本論文介紹的重點(diǎn)，總體的模塊劃分如圖2 所示；

2.3.1 收發(fā)器的設(shè)計(jì)

USB 收發(fā)器作為USB 接口的模擬前端主要把主機(jī)發(fā)送過來的模擬信號轉(zhuǎn)換成數(shù)字信號VP、VM 傳到數(shù)字鎖相環(huán)或把協(xié)議引擎發(fā)送過來的VP0、VM0 數(shù)字信號轉(zhuǎn)換成模擬信號，并完成串并和并串的轉(zhuǎn)換；

收發(fā)器的模型如圖3所示，Dplus為正相USB差分?jǐn)?shù)據(jù)線，Dminu為負(fù)相USB差分?jǐn)?shù)據(jù)線，兩者都是雙向的。 OEn為USB發(fā)送使能，為低時(shí)作為發(fā)送功能，單相輸出口被置為高阻，為高時(shí)作為接收功能，單相輸入口被 置為高阻。

2.3.2 Dpll（數(shù)字鎖相環(huán)）模塊

數(shù)字鎖相環(huán)實(shí)現(xiàn)時(shí)鐘恢復(fù)、分頻及同步時(shí)鐘；該模塊用外部的6M時(shí)鐘CLK進(jìn)行分頻，產(chǎn)生1.5M的USB系 統(tǒng)時(shí)鐘，以及把收發(fā)器產(chǎn)生的差分信號和并行信號進(jìn)行鎖相，避免產(chǎn)生亞穩(wěn)態(tài)。

2.3.3 SIE（串行接口引擎）模塊

SIE是USB控制器的主要模塊；實(shí)現(xiàn)協(xié)議層的功能、信息包的解析和組合、同步信號識別、位填充和位 剝離、NRZI(非歸零反轉(zhuǎn))的編碼和解碼、同步字段和包結(jié)束碼的檢測和生成、CRC5、CRC16校驗(yàn)等功能；圖 4是設(shè)備接收主機(jī)發(fā)送數(shù)據(jù)時(shí)的狀態(tài)機(jī)。

從圖4可以看出設(shè)備在沒有數(shù)據(jù)傳輸時(shí)處于空閑態(tài)，低速設(shè)備空閑時(shí)D+、D-處于J態(tài)，當(dāng)有K態(tài)到來時(shí) 進(jìn)入狀態(tài)轉(zhuǎn)換；以KJKJKK為同步位，同步字段里的最后的2位是同步字段結(jié)束的記號，并且標(biāo)志了包標(biāo)識 符（PID，Packet Identifier）的開始。然后根據(jù)不同的PID分別進(jìn)入地址態(tài)或數(shù)據(jù)態(tài)， 緊跟在地址態(tài)后面的 是端點(diǎn)態(tài)，因?yàn)榈刂泛投它c(diǎn)分別是有7位和4位構(gòu)成共11位，所以只要5位CRC校驗(yàn)就可以了，CRC校驗(yàn)完后就要結(jié)束此次的包傳輸，USB協(xié)議中以2個(gè)SE0態(tài)和一個(gè)J態(tài)來表示包的結(jié)束。在數(shù)據(jù)態(tài)判斷是否為SE0態(tài)， SE0態(tài)表示8個(gè)字節(jié)的數(shù)據(jù)都發(fā)送完畢，因?yàn)榉荢E0態(tài)即J、K態(tài)都表示工作態(tài)，所以在數(shù)據(jù)態(tài)中如果總線上 沒有SE0到來就一直接收數(shù)據(jù)。

2.3.4 ENDPCTL（端點(diǎn)控制）模塊

設(shè)計(jì)中用到兩個(gè)端點(diǎn)，端點(diǎn)0和端點(diǎn)1。端點(diǎn)0是半雙工傳輸，主要是在設(shè)備的枚舉過程中用于控制傳輸， 端點(diǎn)1是在枚舉完成后的中斷傳輸中用設(shè)備和主機(jī)之間的數(shù)據(jù)傳輸。由于中斷傳輸主要是通過端點(diǎn)1輸入， 但也有少許輸出（如鍵盤的LED燈輸出），我們?yōu)榱斯?jié)省資源，所以由端點(diǎn)0完成少許的輸出。

2.3.5 BUFCTL（緩沖器控制）模塊

緩沖器控制模塊是USB和SRAM及ROM的連接橋梁，在主機(jī)要求輸入數(shù)據(jù)的IN token狀態(tài)時(shí)，控制器 從SRAM或ROM中取出數(shù)據(jù)送給主機(jī)或主機(jī)輸出數(shù)據(jù)的OUT token狀態(tài)時(shí)，控制器把接收到的數(shù)據(jù)存放在 SRAM中，它主要根據(jù)串行接口引擎SIE的接收或發(fā)送準(zhǔn)備信號來控制讀寫信號，保證數(shù)據(jù)能正確傳輸。 USB與MCU共享通用寄存器區(qū)，usbREQUST為來自USB的請求訪問存儲器信號，usbADDR為USB訪問存 儲器的地址信號，usbADDR[11:8]不等于零時(shí)屬于USB訪問程序存儲器的地址空間。當(dāng)USB與MCU同時(shí)訪 問數(shù)據(jù)存儲器（SRAM）時(shí)，MCU具有優(yōu)先權(quán)。

3 系統(tǒng)驗(yàn)證環(huán)境

在完成了Verilog 代碼設(shè)計(jì)后，我們進(jìn)行了仿真、綜合驗(yàn)證，前仿用Modelsim、綜合用Synplify Pro、 綜合后仿真用Cadence 中的NC_Verilog,主要由于NC_Verilog 在后仿中的速度要優(yōu)于Modelsim，提高了效 率；圖5 是用NC_Verilog 仿真設(shè)備的枚舉過程；

任何USB 的數(shù)據(jù)傳輸都是建立在成功通過枚舉的基礎(chǔ)上的，只有正確完成了枚舉，USB 主機(jī)和設(shè)備之 間的通信才正在建立起來。所以枚舉是USB 通信的最關(guān)鍵的一步。在驗(yàn)證過程中模擬了PC 主機(jī)向設(shè)備發(fā)送 各種命令來完成枚舉。在圖5 中pid[3:0]中D、3、9、2、1、B 分別表示Setup、DATA0、IN、Ack、Out、 DATA1。當(dāng)設(shè)備插上PC 時(shí)主機(jī)會持續(xù)的SE0 來復(fù)位設(shè)備，這時(shí)設(shè)備的地址默認(rèn)為00，然后主機(jī)第一次發(fā)送 Setup 包來獲取設(shè)備的前8 個(gè)設(shè)備描述符，當(dāng)設(shè)備成功返回?cái)?shù)據(jù)后，主機(jī)第二次發(fā)送Setup 包來給設(shè)備配 置地址，從圖中faddr[7:0]可以看出我們給設(shè)備配置的地址為02，在這以后主機(jī)都是通過這個(gè)地址向設(shè)備 獲取全部的18 個(gè)設(shè)備描述符和全部的配置描述符集，在取完這些描述符后主機(jī)對設(shè)備進(jìn)行配置，主機(jī)就識 別出設(shè)備了。

4 結(jié)論

本文描述了自主研發(fā)的MCU+USB設(shè)備控制器的設(shè)計(jì)思路。用Verilog語言對其進(jìn)行了RTL級描述。用 Modelsim進(jìn)行前仿驗(yàn)證，并在Cadence公司的NC_Verilog上通過了綜合后仿驗(yàn)證。為了進(jìn)一步驗(yàn)證設(shè)計(jì)的正 確性，本項(xiàng)目選擇了XILINX公司的Virtex xc2s2006pq208芯片及XC18V02的存儲器，并把上述IP核綜合到此 FPGA上加以驗(yàn)證。綜合結(jié)果表明，協(xié)議層模塊占用了1672個(gè)Slice(71%)，652個(gè)Slice Registers(13%)，2870個(gè)4 input LUTs(61%)，51個(gè)bonded IOBs（36%）。使用上華工藝，該芯片已經(jīng)流片返回了，并通過demo 板連接到PC上，PC可以檢測出為人體輸入學(xué)設(shè)備，說明該芯片完全符合制定的設(shè)計(jì)要求。