基于VHDL的SDRAM接口設(shè)計

　　當數(shù)據(jù)轉(zhuǎn)移方向為從SDRAM到雙口RAM時，如果SDRAM讀操作行地址未發(fā)生變化，可以滿足每時鐘周期輸出一次數(shù)據(jù)的高速操作。但是當SDRAM行地址發(fā)生變化時，必須返回預充狀態(tài)，由于從SDRAM的讀命令輸入到SDRAM數(shù)據(jù)輸出之間有2個時鐘周期的延時，所以判斷下一讀操作的行地址是否發(fā)生變化必須提前兩個周期判斷。讀操作部分的狀態(tài)轉(zhuǎn)移圖如圖2所示。

　　3.2 SDRAM寫操作時序設(shè)計

　　當數(shù)據(jù)轉(zhuǎn)移方向為從雙口RAM到SDRAM時，如果SDRAM寫操作行地址未發(fā)生變化，可以滿足每時鐘周期寫入一次數(shù)據(jù)的高速操作。但是當SDRAM行地址發(fā)生變化時，必須返回預充狀態(tài)，由于從SDRAM的寫命令輸入到SDRAM數(shù)據(jù)輸入之間沒有延時，所以判斷下一寫操作的行地址是否發(fā)生變化無需提前判斷，因此寫操作狀態(tài)轉(zhuǎn)移圖比讀操作部分簡單。寫操作部分的狀態(tài)轉(zhuǎn)移圖如圖3所示。

　　在所設(shè)計的讀、寫操作時序中，SDRAM地址、數(shù)據(jù)、控制信號和RAM部分的地址、數(shù)據(jù)、讀寫控制信號均由有限狀態(tài)機產(chǎn)生，因此在狀態(tài)轉(zhuǎn)移過程中還必須仔細考慮RAM部分輸出控制信號的時序關(guān)系。

　　4 VHDL實現(xiàn)

　　硬件描述語言VHDL(Very=High Speed IC Hardware Description Language)是一種應用于電路設(shè)計的高層次描述語言，具有行為級、寄存器傳輸級和門級等多層次描述，并且具有簡單、易讀、易修改和與工藝無關(guān)等優(yōu)點。目前VHDL語言已經(jīng)得到多種EDA工具的支持，綜合工具得到迅速發(fā)展，VHDL語言的行為級綜合也已經(jīng)得到支持和實現(xiàn)，因此利用VHDL語言進行電路設(shè)計可以節(jié)約開發(fā)成本，縮短周期。在VHDL語言輸入中也有多種形式，例如可以支持直接由狀態(tài)轉(zhuǎn)移圖生成VHDL語言。因此在設(shè)計SDRAM狀態(tài)轉(zhuǎn)移圖后，可以直接產(chǎn)生VHDL程序，在功能仿真正確后，可以進行綜合、FPGA布局布線和后仿真。

　　以上介紹了一種應用于通用微處理器系統(tǒng)中的SDRAM與雙口RAM之間的數(shù)據(jù)轉(zhuǎn)移接口控制電路，由VHDL語言設(shè)計，用Xilinx公司4000系列FPGA實現(xiàn)，目前該電路硬件實現(xiàn)和微處理器系統(tǒng)已經(jīng)通過驗證，證明可將SDRAM作為高速、大容量存儲器應用在簡單電子系統(tǒng)中。