基于FPGA和DSP的高壓變頻器中性點偏移技術的算法實現(xiàn)
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目前國內生產的高壓變頻器大多采用功率單元串聯(lián)疊加多電平，VVVF控制方式。其拓撲結構如圖1 所示。A、B、C三相各6 個功率單元，每個功率單元輸出電壓為577 V，相電壓UAO=UBO=UCO=3 462 V，線電壓UAB=UBC=UCA=6 000 V。如果出現(xiàn)任意1 個功率單元故障旁通時，勢必造成系統(tǒng)不平衡，從而導致系統(tǒng)停機。經過公司研發(fā)人員的理論推導及技術分析，提出了“中性點偏移”的方法。
如圖2(此圖按照等比例1頤5.77所繪)所示，如果A 相有一個功率單元故障旁通掉，中性點由O偏移到O憶(虛擬中性點)，經過運算，線電壓由原來的1 039.23 V(1 039.23伊5.77=5 996 V)變?yōu)?78.5 V(978.5伊5.77=5 646)，相角度由120毅變?yōu)?25.4毅和109.2毅。雖然相電壓不相等，但是輸出的線電壓保持相等。這樣就保證了電機的三相電流平衡。同理如果出現(xiàn)2 個或3 個單元旁通時，經過復雜運算，也可實現(xiàn)中性點偏移，從而保證輸出的線電壓相等。
中性點偏移的算法實現(xiàn)，主要是通過現(xiàn)場可編程門陣列(FPGA)和數(shù)字信號處理器(DSP)來實現(xiàn)的。DSP 主要采集功率單元的故障信息并進行處理后，發(fā)出旁通信號、地址和數(shù)據(jù)信號給FPGA。
FPGA收到這些數(shù)據(jù)后，做相應處理。中性點偏移的算法實現(xiàn)原理框圖如圖3所示。其中，DSP采用TI 公司的TMS320F206，F(xiàn)PGA 采用Altera 公司的EP1C6Q240C8。
2.1 芯片簡介
TMS320F206 是TI 公司推出的一種DSP 芯片，它是基于TMS320C5x 之上的高速定點數(shù)字處理芯片，具有改進的哈佛結構(程序總線和數(shù)據(jù)總線分離)、高性能CPU及高效的指令集等特點。其主要特性有：CPU具有32 位CALU、32 位累加器、16伊16 位并行乘法器、3 個移位寄存器、8 個16 位輔助寄存器。存儲器具有224 kB 可尋址存儲空間、544 B片內DRAM、4 kB 片內SRAM 或32 kB片內快閃存儲器。指令速度可達25 ns單指令周期。外圍電路有軟件可編程定時器、軟件可編程等待狀態(tài)發(fā)生器、片內鎖相環(huán)時鐘發(fā)生器、同步和異步系列串口等。
EP1C6Q240C8是Altera 公司推出的主流低成本FPGA-Cyclone系列。Cyclone器件采用0.13 滋m的工藝制造，其內部有2 個鎖相環(huán)(PLL)、20 個M4K RAM塊、具有5 980個LE 的邏輯容量、最大用戶I/O 為185、支持高速LVDS 接口，性能可達到311 Mb/s。
2.2 DSP數(shù)據(jù)處理
當故障信號(包括IGBT過流，直流過壓，無PWM信號等)上傳到DSP 中時，DSP對故障位進行判斷，封鎖相應故障功率單元的PWM 信號，然后執(zhí)行旁通程序，對每個功率單元按順序進行掃描，對有故障的功率單元進行記憶，然后發(fā)出旁通命令及對應的旁通地址和相應數(shù)據(jù)。
2.3 地址信號編碼和總線數(shù)據(jù)處理
地址信號分為旁通地址、同步地址、偏移地址，均通過ab[7..0]實現(xiàn)。旁通時A、B、C 三相分別對應一個地址。通過此地址DSP 向FPGA 發(fā)送旁通命令、同步數(shù)據(jù)及偏移數(shù)據(jù)。地址信號編碼如圖4 所示。
總線數(shù)據(jù)包括旁通命令位、同步數(shù)據(jù)量、偏移數(shù)據(jù)量，通過數(shù)據(jù)總線gcm_data[15..0]來接收，A、B、C 三相分別對應一個地址。在相應地址選通后，DSP 向FPGA 寫數(shù)據(jù)，由FPGA 來保存這些數(shù)據(jù)，在數(shù)據(jù)用完后進行清零。如圖4 所示，旁通輸出數(shù)據(jù)為gcm_a_pt_ [15..0]、gcm_b_pt_[15..0]、gcm_c_pt_[15..0]，同步和偏移輸出數(shù)據(jù)信號為a_q[15..0]、b_q[15..0]、c_q[15..0]。
在FPGA 中用于查表的地址數(shù)據(jù)主要用于正弦波查表，改變此地址可生成不同頻率的正弦波形。如圖4 所示的ab[7..0]有效時，改變gcm_data[15..0] 的值可以產生不同的地址信號a_q[15..0]、b_q[15..0]、c_q[15..0]，此三個地址信號用于正弦波查表的地址輸入值。
2.4 頻率合成器及乘法器的實現(xiàn)
在FPGA 中利用Altera 的quartusII 軟件的圖形化解決方案，應用Verilog HDL 語言編寫子程序，如圖5 所示，gcm_lpm_rom 為頻率合成器程序圖形。頻率合成器包括一個11 位最高有效位(MSB)的地址表address [10..0]，連接一個SINROM的查閱表(LUT)上，從而產生所需要的輸出數(shù)據(jù)q[7..0]。利用ModelSim軟件進行仿真，當?shù)刂酚行Ш?，輸出相應的波形?shù)據(jù)，波形如圖6 所示。
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