智能流程簡化可編程系統(tǒng)芯片設計

隨著SoC設計中混合信號器件的增加，基本的功能驗證在半導體的早期制備中變得十分重要。沒有這種驗證，系統(tǒng)設計人員將需要為半導體制備的返工耗費數(shù)以百萬計美元，并且浪費寶貴的設計和驗證資源，而且還可能錯過產(chǎn)品上市的良機。幸運的是，現(xiàn)在的設計人員比過去有更多的選擇;設計混合信號系統(tǒng)不再局限于混合信號ASIC、模擬MCU或分立組件。FPGA為系統(tǒng)集成開辟了新的方向，能夠改善系統(tǒng)集成的各個方面，如降低總體系統(tǒng)成本、提高可靠性、實現(xiàn)可重配置性、縮短開發(fā)時間等。這種以可編程系統(tǒng)芯片(PSC)為核心的嶄新解決方案將FPGA門、嵌入式Flash和模擬功能集成在單一可編程器件中，提供理想的低成本方案，具備真正的可編程性，而且可讓系統(tǒng)設計人員快速地設計和開發(fā)復雜的混合信號系統(tǒng)。

　　關鍵要素

　　如果要一次投片成功，要選擇好的且通過基本功能驗證的可編程設計平臺是非常重要的。據(jù)市場研究機構Dataquest1報告指出，F(xiàn)PGA從廣義上講，正成為現(xiàn)代高度集成SoC系統(tǒng)的首選媒體。原因很明顯;由于FPGA的半導體構架是“預制”的，不存在非經(jīng)常性工程(NRE)成本，加上任何可能影響產(chǎn)品性能或器件可靠性的工藝變數(shù)實際上均已解決。涉及芯片整體運行的大量復雜因素(包括影響時序的寄生RLC效應等)均已準確確認，并納入產(chǎn)品的技術資料表中。因此，所有的驗證循環(huán)都可以針對設計的特有功能。下一步所需的是驗證方法，可以將確定設計及進行迭代的時間減至最少，并且保留所有設計內(nèi)容。這可通過智能建模(即剔除一些不太重要且不會影響整個系統(tǒng)行為的細節(jié))以及將所得到的模型映像到經(jīng)已充分了解的流程來實現(xiàn)。

　　越來越復雜的內(nèi)容

　　現(xiàn)場可編程性是系統(tǒng)集成的一個全新方向。這個新方向能夠?qū)崿F(xiàn)更深層面的集成，并具有多個重大優(yōu)點：系統(tǒng)設計人員可在其系統(tǒng)中省掉多個器件，并將器件的功能集成到一個單芯片PSC中，大幅簡化系統(tǒng)的設計;顯著減少部件數(shù)目意味著外形尺寸也可顯著減小;微控制器核的集成將使主處理器擺脫外設的任務，從而降低系統(tǒng)處理對數(shù)據(jù)吞吐能力的要求。

　　Actel Fusion PSC是首個能滿足這種需求的可編程邏輯解決方案，首次將Flash內(nèi)存、混合信號功能及微控制器技術與FPGA提供的硬件可重配置性的各種基本優(yōu)點融合在一起。集成的內(nèi)容越來越復雜，意味著可以將更多的可能性集成到更小的器件中，但同時也會向FPGA設計人員提出一些新的挑戰(zhàn)，例如至少得應對混合信號設計的復雜性。鮮有FPGA設計人員有機會在這個領域中取得豐富的經(jīng)驗，那么，應采用什么方法管理這些項目的復雜性并確保一次性成功呢?這種交叉領域的專門技術必須集成在開發(fā)工具流程中。開發(fā)工具必須足夠“聰明”，能夠管理接口、配置和初始化等關鍵細節(jié)，以便將不同的部件聯(lián)結起來，形成一個工作整體。在理想的情況下，可采用與傳統(tǒng)開發(fā)工具基本相同的流程，將這種新系統(tǒng)功能的復雜設計內(nèi)容聚合起來。

　　傳統(tǒng)的FPGA設計流程

　　在選擇ASIC或可編程解決方案時，第二個考慮因素是FPGA工具的易用性和成本效益。眾所周知這些工具是用于集成高度復雜的設計功能，如快速架構開發(fā)(即通過快速生成核來實現(xiàn)開發(fā))、邏輯和物理綜合、行為和結構仿真，以及各種創(chuàng)新的調(diào)試技術。這些系統(tǒng)越來越多地向更高的抽象層擴展，涵蓋器件/系統(tǒng)建模、設計分區(qū)、基于總線的通信協(xié)議和軟/硬件協(xié)同驗證。但傳統(tǒng)FPGA設計流程的基本目標是將所需要的部件捆綁成一個“按鈕”式的流程，容許單一工程師便可定義、生成和驗證設計的“軟”副本，然后在硬件FPGA系統(tǒng)門中實現(xiàn)和調(diào)試。