現(xiàn)場(chǎng)可編程門(mén)陣列的結(jié)構(gòu)與設(shè)計(jì)

3.1 設(shè)計(jì)輸入

設(shè)計(jì)輸入是將要實(shí)現(xiàn)的邏輯關(guān)系以開(kāi)發(fā)系統(tǒng)所支持的方式輸入計(jì)算機(jī)，這是設(shè)計(jì)FPGA的開(kāi)始。有多種方法實(shí)現(xiàn)設(shè)計(jì)輸入，最常用的是原理圖編輯器。它允許用2種方式進(jìn)行設(shè)計(jì)輸入：

1)圖形輸入這種輸入方式允許使用元件庫(kù)中提供的各種常規(guī)門(mén)電路及邏輯部件(宏單元)設(shè)計(jì)電路，并以原理圖的方式輸入；

2)文本輸入這種輸入方式允許使用高級(jí)可編程邏輯設(shè)計(jì)語(yǔ)言，如VHDL，ABEL、CUPL語(yǔ)言等編寫(xiě)輸入文件,也允許直接用布爾方程進(jìn)行輸入。

設(shè)計(jì)輸入的目的是要產(chǎn)生一個(gè)XNF(Xilinx Netlist Format)文件，這是設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)驗(yàn)證的輸入文件。如果同時(shí)采用圖形輸入和文本輸入，則還需要進(jìn)行歸并(XNFMERGE)處理，以產(chǎn)生一個(gè)完整的XNF文件。

3.2 設(shè)計(jì)實(shí)現(xiàn)

設(shè)計(jì)實(shí)現(xiàn)是設(shè)計(jì)開(kāi)發(fā)過(guò)程的核心，其主要任務(wù)是對(duì)歸并后的XNF文件進(jìn)行分割、布局和布線。分割是把XNF文件中的邏輯設(shè)計(jì)經(jīng)過(guò)化簡(jiǎn)，分割成為以CLB及I/OB為基本單元的邏輯設(shè)計(jì)。布局是把分割后的邏輯設(shè)計(jì)分配到FPGA的相應(yīng)CLB及I/OB位置。布線是對(duì)已布局好的CLB，I/OB進(jìn)行連線。Xilinx開(kāi)發(fā)軟件具有自動(dòng)布局、布線功能，它能在布局、布線過(guò)程中采用一系列優(yōu)化程序，找出最佳布局、布線方案。設(shè)計(jì)實(shí)現(xiàn)的最終目的是產(chǎn)生符合設(shè)計(jì)要求的比特流文件。這是用來(lái)為FPGA芯片裝載的二進(jìn)制文件。

3.3 設(shè)計(jì)驗(yàn)證

設(shè)計(jì)驗(yàn)證主要是對(duì)電路進(jìn)行仿真測(cè)試。仿真測(cè)試包括功能仿真和實(shí)時(shí)仿真。功能仿真假設(shè)信號(hào)通過(guò)每個(gè)邏輯門(mén)產(chǎn)生同樣的延遲時(shí)間(0.1ns)，而通過(guò)路徑?jīng)]有延時(shí)。這種仿真可測(cè)試系統(tǒng)功能是否滿足設(shè)計(jì)要求。實(shí)時(shí)仿真是在布局布線后進(jìn)行，它能按照所選器件的實(shí)際延遲時(shí)間進(jìn)行模擬，主要用來(lái)驗(yàn)證系統(tǒng)的時(shí)序關(guān)系。

設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)驗(yàn)證三個(gè)部分交替進(jìn)行，最后得到完全滿足設(shè)計(jì)要求的二進(jìn)制文件。用該文件通過(guò)加載電纜或編程EPROM對(duì)FPGA加載，即可得到用戶需要的專用集成電路芯片。

4 FPGA設(shè)計(jì)方法

4.1 時(shí)鐘信號(hào)分配技術(shù)

時(shí)鐘分配網(wǎng)絡(luò)是FPGA芯片中的特殊布線資源,由特定的引腳和特定的驅(qū)動(dòng)器驅(qū)動(dòng),只能驅(qū)動(dòng)芯片上觸發(fā)器的時(shí)鐘輸入端或除了時(shí)鐘輸入端外有限的一些負(fù)載,其反相功能一般可在可編程邏輯塊(CLB)或可編程輸入輸出塊(I/OB)內(nèi)部實(shí)現(xiàn),其目的是為設(shè)計(jì)提供小延遲偏差的時(shí)鐘信號(hào)。因此，F(xiàn)PGA特別適合于同步電路設(shè)計(jì)技術(shù)，盡可能減少使用的時(shí)鐘信號(hào)種類。而在TTL電路設(shè)計(jì)中經(jīng)常采用的由組合邏輯生成多個(gè)時(shí)鐘，然后分別驅(qū)動(dòng)多個(gè)觸發(fā)器以裝入和保持?jǐn)?shù)據(jù)的設(shè)計(jì)方法，對(duì)FPGA設(shè)計(jì)是不適用的。因?yàn)?，這樣做會(huì)使得時(shí)鐘種類很多，不能利用專用的時(shí)鐘驅(qū)動(dòng)器和專用的時(shí)鐘布線資源，時(shí)鐘信號(hào)只能由通用的布線資源拼湊而成，各個(gè)負(fù)載點(diǎn)上的時(shí)鐘延遲偏差很大，會(huì)引起數(shù)據(jù)保持時(shí)間問(wèn)題，降低工作速度。

對(duì)FPGA設(shè)計(jì)而言，更有效的方法是使用一個(gè)時(shí)鐘信號(hào)，而由組合邏輯生成多個(gè)時(shí)鐘使能信號(hào)，分別驅(qū)動(dòng)觸發(fā)器的時(shí)鐘使能端，所有觸發(fā)器的數(shù)據(jù)裝入都由同一個(gè)時(shí)鐘控制，但只有時(shí)鐘使能信號(hào)有效的觸發(fā)器才會(huì)裝入數(shù)據(jù)，時(shí)鐘使能信號(hào)無(wú)效的觸發(fā)器則保持?jǐn)?shù)據(jù)。這種方法充分發(fā)揮了FPGA器件體系結(jié)構(gòu)的優(yōu)勢(shì)，是設(shè)計(jì)者應(yīng)該盡量使用的設(shè)計(jì)技巧。

4.2 人工干預(yù)自動(dòng)布局布線

經(jīng)過(guò)FPGA生產(chǎn)廠家的不斷努力，F(xiàn)PGA自動(dòng)設(shè)計(jì)工具逐漸趨于完善，可以獲得較高的布通率和芯片資源利用率。對(duì)一般應(yīng)用，使用自動(dòng)設(shè)計(jì)工具往往就可以了。但對(duì)于一些性能要求較高或者邏輯功能比較復(fù)雜的設(shè)計(jì)來(lái)說(shuō)，F(xiàn)PGA自動(dòng)設(shè)計(jì)工具的自動(dòng)布局、布線結(jié)果往往不能滿足要求，此時(shí)比較有效的方法就是在原理圖一級(jí)手工干預(yù)邏輯分割和布局布線，以及使用強(qiáng)迫文件(CST文件)干預(yù)自動(dòng)布局布線。對(duì)于XC200，XC300系列FPGA設(shè)計(jì)，用戶可使用CLBMAP機(jī)制控制邏輯分割，將某些功能映射到特定的可編程邏輯塊(CLB)中；對(duì)于XC400系列的FPGA設(shè)計(jì)，可使用FMAP和HMAP機(jī)制實(shí)現(xiàn)邏輯分割。此外，可以通過(guò)元件符號(hào)定位機(jī)制(LOC=)控制觸發(fā)器、三態(tài)驅(qū)動(dòng)器、可編程邏輯塊等在芯片中的指定位置。一般來(lái)說(shuō)，使用三態(tài)驅(qū)動(dòng)器構(gòu)成內(nèi)部三態(tài)總線和使用XC4000系列的硬宏單元時(shí)人工指定位置，否則自動(dòng)布局布線的結(jié)果往往很差。

4.3采用冗余技術(shù)

重復(fù)設(shè)置相同的電路單元以盡可能地減輕信號(hào)負(fù)載和縮短互連延遲，是FPGA設(shè)計(jì)中獲取高性能的一種常用方法。同時(shí)，在使用多片F(xiàn)PGA芯片時(shí)，重復(fù)設(shè)置相同的電路單元，可以減少對(duì)FPGA芯片引腳數(shù)量的需求。因?yàn)?，隨著FPGA芯片引腳數(shù)的增加，其成本也大幅度增加。在設(shè)計(jì)中采用此項(xiàng)技術(shù)，對(duì)降低成本取得了較好的效果。

5 結(jié)語(yǔ)

FPGA是一種非常有前途的新技術(shù)，很適合于科研工作中的樣機(jī)、新產(chǎn)品及一些生產(chǎn)量不是特別大的產(chǎn)品。對(duì)于批量較大產(chǎn)品可以通過(guò)板圖優(yōu)化制成ASIC以降低成本。本文主要是針對(duì)XILINX公司的XC300，XC400系列FPGA及其開(kāi)發(fā)工具來(lái)進(jìn)行討論的。正確使用FPGA的資源及其設(shè)計(jì)工具，使之適合FPGA體系結(jié)構(gòu)的特點(diǎn)，對(duì)設(shè)計(jì)結(jié)果的影響非常大。