USB IP核的設計及FPGA驗證

介紹了一款可配置的USB IP核設計，重點描述USB IP核的結構劃分，詳細闡述了各模塊的設計思想。為了提高USB lP的可重用性，本USB IP核設計了總線適配器，經(jīng)過簡單配置可以用于AMBA ASB總線或WishBone總線結構的SoC中。此IP核進行了FPGA驗證，驗證結果表明他可作為一個獨立的模塊嵌入到SoC系統(tǒng)中。

1 引 言

USB(Universal Serial Bus)具有以下特點：即插即用、廣泛的軟硬件支持、低功耗、可選擇的多種速度模式、完備的總線拓撲結構。隨著半導體工藝技術的發(fā)展，集成電路設計者能夠將愈來愈復雜的功能集成到單硅片上。SoC是將系統(tǒng)集成在一塊芯片上，包括微處理器、模擬IP核、數(shù)字IP核和存儲器(或片外存儲控制接口)等。SoC的一項關鍵技術即為IP(Intellectual Property)復用技術。IP核是指在電子設計中預先開發(fā)的用于系統(tǒng)芯片設計的可復用構件，系統(tǒng)設計者在進行一個復雜設計時將眾多IP核在一個芯片上有效集成，從而構成一個功能強大的系統(tǒng)。IP技術在SoC的開發(fā)中可以充分利用已有的開發(fā)成果，從而縮短系統(tǒng)芯片的設計周期，提高效率。

在設計IP核時應注意其可重用性，為了增強IP核的可能重用性，使IP核能更好地適應不同總線結構的SoC平臺，可以為IP核設計一個總線接口模塊。該模塊主要完成片上總線的協(xié)議轉換和實現(xiàn)，稱之為總線適配器(BusAdapter)。其特點為：IP核與外部的片上總線標準無關，其邏輯相對固定，只需對相應的總線適配器進行配置就能夠有效地集成于不同片上總線的SoC平臺。當前SoC中常用的總線協(xié)議有三種分別是：ARM公司的AMBA、Silicore公司的WISHBONE SoC Interconnection Archi—tecture和Ahera的Avalon總線。
本文實現(xiàn)的USB IP核中，設計了總線適配器，在綜合前針對WishBone總線或AMBA ASB總線通過宏定義進行設置，從而使USB IP核能夠直接集成于WishBone或AMBA ASB總線的SoC系統(tǒng)中。

2 USB系統(tǒng)組成部分

系統(tǒng)主要分為三個部分：主機、設備和互連。在任何的系統(tǒng)中，只有一個主機，與主機系統(tǒng)的接口稱作主機控制器。他可由硬件、固件和軟件綜合實現(xiàn)。設備可以分為功能性設備即外設和集線器，前者作為系統(tǒng)的功能擴展設備而后者作為設備的擴展連接點?；ミB定義了主機和外設的連接和通信方式。包括總線拓撲結構、內(nèi)部分層關系、數(shù)據(jù)傳輸模型和總線訪問控制等幾個部分。一個簡單的系統(tǒng)可以由一臺主機和一個外設構成。

3 USB的模塊設計

3．1 模塊劃分

USB IP核主要是實現(xiàn)了USBl．1協(xié)議，在對整個協(xié)議分析的基礎上，整個IP核共分成五大模塊：串行接口引擎模塊、協(xié)議層模塊、端點控制模塊、端點存儲模塊和總線適配器模塊。串行接口引擎主要是支持最底層的USB協(xié)議，由于USB協(xié)議中為了增加抗干擾對比特流進行了“不歸零碼(Non Return to Zero Invert)”的編解碼，同時為了可以從比特流中提取同步信號用了“位填充”和“位剔去”。串行接口主要完成比特流方面的處理。協(xié)議層模塊則主要是完成解包和打包。在USB協(xié)議中，數(shù)據(jù)緩沖區(qū)用了端點(Endpoint)這個概念，不同的緩沖區(qū)用了不同的端點號來區(qū)分，端點存儲模塊就是相應的數(shù)據(jù)緩沖區(qū)。端點控制模塊主要是端點控制寄存器和端點狀態(tài)寄存器，對端點進行相應的控制。總線適配器模塊主要是在不同總線結構的SoC中，對USB IP核總線接口進行相應的配置，從而可以進行無縫連接到相應的SoC中。USB IP核模塊劃分如圖1所示。

3．2 串口接口引擎

串口接口引擎主要是完成USB協(xié)議中比特流的處理。根據(jù)數(shù)據(jù)的傳輸方向可分為發(fā)送部分和接收部分。發(fā)送部分即為USB設備給USB主機發(fā)送數(shù)據(jù)，接收部分則為USB設備從USB主機那里接收數(shù)據(jù)。如圖2所示。