DSP芯片功能的擴展

　　數(shù)字信號處理器(DSP)做某些模擬工作比模擬電路要出色，因此得以生存。在某些情況下，由于成本或復雜性的原因，任務(wù)甚至不能考慮用模擬電路，DSP仍然是一種可行的選擇，在很多情況下可以輕松地完成那些任務(wù)。

　　這是因為DSP進行算術(shù)運算既好又快，如加法和乘法。聰明的數(shù)學家和工程師利用了這一實際，通過創(chuàng)造算法來解決主要采用兩種數(shù)?運算的復雜的信號處理任務(wù)。

　　如今的DSP芯片不僅僅只是一個優(yōu)秀的處理引擎。芯片上還集成了存儲子系統(tǒng)、高速接口、I/O等等。增加這些部件的目的是為了提高整體性能，降低功耗以及針對特殊的處理任務(wù)。

　　為了更好地理解各種DSP芯片的可用選項以及器件各部分是如何配合作為一個整體，分析當今市場上幾種有代表性的DSP是有幫助的。我們將仔細研究單核、單核加微控制器以及多核DSP芯片的例子。

　　單核DSP芯片

　　認為DSP芯片有一個單DSP核是很自然的，例如，TI的TMS320C6?52(圖1)。此芯片是高性能固點DSP的TMS320C6?x+家族的一員，針對工藝密集的多通道電信基礎(chǔ)設(shè)施和醫(yī)用成像系統(tǒng)。DSP核只不過是芯片設(shè)計的一部分，芯片的其余部分還包括存儲器、I/O以及其他功能模塊。

　　C6?52 DSP集成了組織為兩級存儲子系統(tǒng)的片上存儲器。一級(L1)程序和數(shù)據(jù)存儲器每個都是32k字節(jié)。此存儲器可配置為映射RAM、高速緩存，或者兩者的某種組合。

　　當配置為高速緩存時，L1程序(L1P)是一個直接映射高速緩存，而L1數(shù)據(jù)(L1D)是一個雙向指令集結(jié)合高速緩存。二級(L2)存儲在程序與數(shù)據(jù)空間之間共享。L2存儲也能配置為映射RAM、高速緩存或者兩者的某種組合。設(shè)計師可使用片上存儲器為其項目增加特色。

　　C6?52還包括兩個串行吉比特媒體獨立接口(SGMII)以太媒體接入控制(MAC)口和一個吉比特開關(guān)。此開關(guān)通過自動監(jiān)控數(shù)據(jù)流以確保只有一個合適的TI將決策門加到所能的開關(guān)上，例如，用來辨別語音和數(shù)據(jù)通信，以提高多芯片設(shè)計的效率。如果DSP全部用于語音處理，就會阻止數(shù)據(jù)流進入，這樣可更有效地使用其處理帶寬。此外，器件具有兩個電信串行接口端(TSIP)，可無縫連接至常見電信串行數(shù)據(jù)流。

　　C6?52上的其他I/O有一個66MHz PCI接口或通用主機端接口(UHPI);一個到外部存儲器的雙數(shù)據(jù)率(DDR2)接口;TI開發(fā)的專利串行通信接口VLYNQ;一個16位外部存儲器接口(EMIFA);一個多通道通用音頻串行口(McASP);以及其他熟悉的接口。從此DSP的I/O判斷，可以肯定它是用于電信應(yīng)用。其他應(yīng)用用的是不同的I/O。

　　C6?52和TI其他幾款DSP的核心是C6?x mega模塊，其組成包括幾個元件：C6?x+處理器、L1程序和數(shù)據(jù)存儲控制器、L2存儲控制器、內(nèi)部DMA(IDMA)、中斷控制器、掉電控制器以及外部存儲控制器(圖2)。Mega模塊還支持對L1P、L1D和L2存儲器的存儲保護。此外還提供mega模塊資源的帶寬管理。

　　模塊上的C6?x+處理器是一非常快速的DSP，工作速率可達1.2GHz。它采用8個功能模塊、兩個寄存器文件以及兩個數(shù)據(jù)路徑。在這八個功能單元中，有兩個是乘法器或者M單元。每個M單元在每個時鐘周期執(zhí)行四次16位×16位乘法-累加(MAC)。

　　因此，在C6?x+核上，每個周期可執(zhí)行8次16位×16位MAC。在1.2GHz時鐘速率下，每秒鐘可發(fā)生9600次16位MMAC。此外，C6?x+核的每個乘法器每個時鐘周期可計算一次32位×32位MAC或者四次8位×8位MAC。順便提一下，C6?52不是以900M的最快的速度工作。

　　C6?x+處理器的新特征有一個令人鐘愛的名字SPLOOP。這一小型指令緩沖器有助于創(chuàng)建軟件流水線操作環(huán)路，在這些環(huán)路中并行執(zhí)行環(huán)路的多次迭代。SPLOOP緩沖器減小了有關(guān)軟件流水線操作的代碼大小。