基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計(jì)

　　采用基于SERDES的FPGA混合結(jié)構(gòu)，還需要橋接FIFO來(lái)支持從高速PCS時(shí)鐘到FPGA時(shí)鐘域的轉(zhuǎn)換。通過(guò)設(shè)計(jì)，這個(gè)FIFO可導(dǎo)致多達(dá)2個(gè)并行時(shí)鐘周期的延時(shí)變化。在2.488Gbps的線速下，PCS并行時(shí)鐘以該速率的十分之一運(yùn)行，時(shí)鐘周期大約為4ns。因此，F(xiàn)IFO(TxRx)的每個(gè)方向上都有±8ns的最大延遲變化，這導(dǎo)致一共±16ns的延遲變化。

　　使情況變得更糟糕的是設(shè)計(jì)者沒(méi)有預(yù)見(jiàn)到這些延時(shí)變化。因此不能在系統(tǒng)級(jí)估計(jì)和補(bǔ)償這些變化，在支持諸如分集傳輸和GPS服務(wù)時(shí)，這是主要的問(wèn)題。

　　圖4：橋接FIFO導(dǎo)致的延時(shí)變化。

　　針對(duì)基于FPGA的傳統(tǒng)嵌入式SERDES/PCS，表1總結(jié)了導(dǎo)致整個(gè)執(zhí)行時(shí)間發(fā)生的主要因素，并與CPRI規(guī)范進(jìn)行了比較。分析這些數(shù)目，可很清楚看到字對(duì)齊和橋接FIFO對(duì)大的延時(shí)變化起主要作用，導(dǎo)致超過(guò)規(guī)范的來(lái)回行程延時(shí)容忍度。

　　幸運(yùn)的是，通過(guò)對(duì)傳統(tǒng)的實(shí)現(xiàn)做一些小的修改就可以解決這個(gè)問(wèn)題。用戶可以繞過(guò)嵌入式數(shù)字PCS功能，在FPGA中實(shí)現(xiàn)這些邏輯。因?yàn)楝F(xiàn)在的邏輯運(yùn)行在單個(gè)FPGA時(shí)鐘域中，所以這個(gè)方法不再需要橋接FIFO，并且設(shè)計(jì)者可以訪問(wèn)導(dǎo)致延時(shí)的字對(duì)齊電路。在FPGA邏輯里可以通過(guò)訪問(wèn)寄存器的方式來(lái)獲得字對(duì)齊電路測(cè)量到的延遲信息，而從在系統(tǒng)級(jí)針對(duì)延時(shí)變化進(jìn)行補(bǔ)償。這些補(bǔ)償允許無(wú)線頭之間在指定的窗口內(nèi)進(jìn)行傳輸以支持前面提到的業(yè)務(wù)，諸如分集傳輸和GPS。圖5給出了低延遲設(shè)計(jì)的實(shí)現(xiàn)方案，關(guān)鍵元件都在FPGA邏輯中實(shí)現(xiàn)。

　　如果采用這個(gè)推薦的實(shí)現(xiàn)方案，則不再需要導(dǎo)致大的延時(shí)變化的單元，即省去了橋接FIFO?？稍L問(wèn)字對(duì)齊電路的寄存器使用戶能計(jì)算并進(jìn)行系統(tǒng)級(jí)補(bǔ)償，以確保不同無(wú)線頭的傳輸都在規(guī)定的時(shí)序窗內(nèi)進(jìn)行。當(dāng)然，模擬SERDES和CPRI IP，或者設(shè)計(jì)本身仍然存在延時(shí)，但此時(shí)整個(gè)配置的精確度已得到大大改善，可以在多跳應(yīng)用中使用。該方案占用的器件資源很小，新的模塊只需幾百個(gè)LUT。表2列出了這個(gè)配置中新的延時(shí)變化?？梢钥吹娇偟难訒r(shí)變化大大下降。對(duì)單跳來(lái)說(shuō)這很容易滿足來(lái)回行程延時(shí)規(guī)范，對(duì)支持多達(dá)4級(jí)的多跳應(yīng)用是足夠的低。

　　圖5：低延遲設(shè)計(jì)的實(shí)現(xiàn)方案，其中關(guān)鍵元件都在FPGA邏輯中實(shí)現(xiàn)。

　　使用FPGA的另外一些優(yōu)點(diǎn)

　　許多年來(lái)FPGA是無(wú)線工業(yè)獲得成功的一部分。從簡(jiǎn)單的粘合邏輯功能和基帶濾波器到更復(fù)雜的功能，例如在如今RRH設(shè)計(jì)中所需要的數(shù)字上變頻、數(shù)字下變頻、峰值因子衰減和數(shù)字預(yù)失真，充分利用了FPGA的靈活性和產(chǎn)品快速上市的優(yōu)點(diǎn)。嵌入式DSP塊、嵌入式存儲(chǔ)器和高速串行I/O(SERDES)的特性與無(wú)線設(shè)備供應(yīng)商的新需求需要完美地吻合。隨著可實(shí)現(xiàn)CPRI功能的低成本器件的引進(jìn)，例如LatticeECP2M FPGA系列，基站設(shè)計(jì)者有了有力的杠桿，在可編程平臺(tái)上集成了系統(tǒng)級(jí)的功能，還有除了技術(shù)功能以外的關(guān)鍵因素：低成本、低功耗和小的器件尺寸。

　　本文小結(jié)

　　遠(yuǎn)程基站拓?fù)浣Y(jié)構(gòu)在功耗、部署的靈活性、更小的固定面積，以及更低的CAPEX和OPEX方面系統(tǒng)供應(yīng)商提供了許多優(yōu)點(diǎn)。一個(gè)集成和靈活的低成本平臺(tái)能滿足新興且不斷變化的規(guī)范非常關(guān)鍵，低成本FPGA對(duì)滿足這些需要是理想的選擇。對(duì)基于FPGA的CPRI實(shí)現(xiàn)用于RRH拓?fù)浣Y(jié)構(gòu)有一些批評(píng)意見(jiàn)，主要是說(shuō)它們不能夠符合CPRI所要求的精確鏈接規(guī)范。本文說(shuō)明了事實(shí)并非如此，事實(shí)上，甚至可以輕松地支持多跳RRH拓?fù)浣Y(jié)構(gòu)。因此，可編程低功耗解決方案且非常誘人的價(jià)格是下一代BTS開(kāi)發(fā)是最好的方法。