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FPGA時(shí)序收斂

作者：時(shí)間：2010-10-08 來源：網(wǎng)絡(luò)

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　　某些設(shè)計(jì)采用單個(gè)主時(shí)鐘的分割版本來處理反序列化數(shù)據(jù)。以下 VHDL 代碼(nibble_proc進(jìn)程)舉例說明了按系統(tǒng)時(shí)鐘頻率的四分之一采集的數(shù)據(jù)。

　　

　　

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關(guān)鍵詞：收斂 時(shí)序 FPGA

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