SOC中多片嵌入式SRAM的DFT實(shí)現(xiàn)方法
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若測試覆蓋率較低，首先應(yīng)分析DRC(design rule constraint)Violations，并盡量消除DRCViolations。再分析AU(ATPG untestable)報(bào)告，減少AU的數(shù)量。按照模塊層次來報(bào)告測試覆蓋率時(shí)，應(yīng)找到覆蓋率低的模塊重點(diǎn)分析。該項(xiàng)目的AU報(bào)告中和RAM有關(guān)的部分占了很大一部分。RAM自測試模塊的測試覆蓋率只有6％。分析工具把RAM當(dāng)做black box，由于這些SRAM的數(shù)據(jù)位很寬，故SRAM數(shù)據(jù)端口不可控和不可測的邏輯(稱為陰影邏輯)更多，芯片的測試覆蓋率也更低。給RAM加旁路(bypass)邏輯，測試模式下將輸入和輸出連起來，可使原來不可控和不可觀測的邏輯變化反映到掃描鏈上，使之變得間接可控和可觀測，從而提高整個(gè)芯片的測試覆蓋率。RAM的輸入比輸出多，故可用XOR連接。對于XOR／XNOR門，為了將故障響應(yīng)從它的一個(gè)輸入傳播到它的輸出，可根據(jù)方便程度設(shè)置所有其他的輸入為0或1。而對于AND／NAND門，為了將系統(tǒng)的故障響應(yīng)從它的一個(gè)輸入傳播到它的輸出，則必須通過將其他輸入設(shè)置為l來實(shí)現(xiàn)，其中“l”對于AND／NAND門是一個(gè)非控制值。同理，“0”對于OR／NOR門也是一個(gè)非控制值。圖4所示是旁路RAM的電路示意圖。圖中，多路選擇器由test_mode信號控制，與RAM的輸入輸出連接的邏輯可測，RAM模塊的測試覆蓋率可提高到98．3％，相應(yīng)的整個(gè)芯片的測試覆蓋率提高了4個(gè)百分點(diǎn)。本文引用地址：http://www.ex-cimer.com/article/151464.htm
由此可見，MBIST結(jié)構(gòu)可直接實(shí)例化地用在數(shù)字設(shè)計(jì)部分。該系統(tǒng)的功能邏輯部分含有萬余寄存器，為了提高測試覆蓋率添，加幾個(gè)寄存器及很少組合邏輯作為測試點(diǎn)后，即可將測試覆蓋率提高且不會(huì)增加太大的面積開銷，因而這種方法是很有效率的。如果前期設(shè)計(jì)時(shí)就能考慮這種測試結(jié)構(gòu)，DFT設(shè)計(jì)過程中就會(huì)減少反復(fù)，減少測試設(shè)計(jì)周期。
5 結(jié)束語
本文基于一個(gè)實(shí)際項(xiàng)目，分別用常用的并行與串行兩種方式來實(shí)現(xiàn)MBIST的構(gòu)架，并對其開銷進(jìn)行了定量與定性討論，結(jié)果是對于不同的設(shè)計(jì)，應(yīng)當(dāng)靈活構(gòu)建測試結(jié)構(gòu)以達(dá)到設(shè)計(jì)目的。對于在嵌入式存儲(chǔ)器數(shù)量較少，位寬較小的情況下，MBIST對掃描測試覆蓋率的影響并不明顯，易被人們忽視，一旦這種影響顯著發(fā)生，比較高效的方法是插入旁路電路，這樣，在提高覆蓋率的同時(shí)也不會(huì)增加太大的面積開銷?？梢?，對于一個(gè)嵌入多片SRAM的SOC進(jìn)行DFT設(shè)計(jì)時(shí)。應(yīng)從多維度靈活處理，折中考慮。
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