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          SoC設(shè)計之組態(tài)性處理器IP

          作者: 時間:2010-09-29 來源:網(wǎng)絡(luò) 收藏

          由于半導(dǎo)體工藝進步,相同芯片面積中可以放入愈來愈多的晶體管,致使這10多年來業(yè)界開始積極發(fā)展所謂的系統(tǒng)單芯片,而可概念就像自助餐式的自組拼盤,提供嵌入式系統(tǒng)更寬廣的應(yīng)用空間…

          過往需多顆芯片才能組構(gòu)的運算系統(tǒng),現(xiàn)在透過半導(dǎo)體的整合工藝,單一芯片即可實現(xiàn),但無論是用多顆芯片構(gòu)成的系統(tǒng),還是用單顆芯片就實現(xiàn)的系統(tǒng),系統(tǒng)中都包含各種屬性、功效電路,而在需求愈來愈普遍,同時內(nèi)部愈形復(fù)雜后,芯片公司已難完全以自力、自主完成SoC,若完全自力,則電路的設(shè)計、驗證過程費時更長,影響SoC上市時間與研發(fā)成本。

          為能用更簡便、快速方式完成SoC設(shè)計,半導(dǎo)體產(chǎn)業(yè)衍生新經(jīng)營型態(tài)的公司,稱為 Provider(硅知識產(chǎn)權(quán)供貨商), Provider只專注于芯片內(nèi)各功效電路研發(fā)設(shè)計,并將功效電路設(shè)計成果授權(quán)給其它業(yè)者使用,而技術(shù)授權(quán)費或芯片量產(chǎn)后的權(quán)利金,就成了IP Provider的主要收益來源。

          不過,并不是只有IP Provider才能授權(quán)芯片的功效電路設(shè)計,半導(dǎo)體產(chǎn)業(yè)中其它經(jīng)營型態(tài)業(yè)者,也提供類似服務(wù),包括整合裝置制造商(IDM)、晶圓代工廠(Foundry)、無晶圓廠的芯片公司(Fabless)、芯片設(shè)計服務(wù)業(yè)者(Design House)、以及電路設(shè)計自動化的工具供貨商(EDA Vendor)等也多有提供,差別只在于專營與兼營,IP Provider屬專營業(yè)者,其余各種型態(tài)的業(yè)者屬于兼營。

          事實上硅知識產(chǎn)權(quán)概念最初來自Foundry,F(xiàn)oundry業(yè)者為讓投單客戶芯片電路設(shè)計可盡快投產(chǎn),所以向客戶提供現(xiàn)成、已完成各項驗證的功效電路設(shè)計,當這類型的設(shè)計累積數(shù)量夠多后,才逐漸開展出更高層次的硅知識產(chǎn)權(quán)產(chǎn)業(yè)。

          IP是SoC的最核心

          了解IP能簡化、加速SoC設(shè)計后。如今的SoC,芯片內(nèi)多半會使用1個或1個以上的IP,在用及各種IP中,又以控制器、的IP最為基礎(chǔ)與關(guān)鍵。每顆SoC設(shè)計之初就要決定控制器/處理器架構(gòu),此等于決定SoC的最核心設(shè)計,接著才能決定外圍功效電路,最后才能完成SoC整體設(shè)計。

          也因為控制器/處理器的需求最基礎(chǔ)、普遍,所以如英國ARM(安謀國際)、美國MIPS(美普思)等業(yè)者在硅知識產(chǎn)權(quán)業(yè)界中相當活躍,因為ARM、MIPS等皆以處理器的IP授權(quán)為主業(yè)務(wù)。今日多數(shù)SoC均直接使用ARM、MIPS業(yè)者授權(quán)的處理器IP,已少有完全自力設(shè)計的SoC執(zhí)行核心。

          本文引用地址:http://www.ex-cimer.com/article/151474.htm



          圖 英國ARC公司可性處理器IP的展望規(guī)劃圖(Roadmap),圖上半年為ARC 700系列的展望規(guī)劃,下半年則為600系列的展望規(guī)劃。

          Soft IP與Hard IP之別

          雖然IP可以加速SoC設(shè)計,但進一步還要了解IP層次,大體而言IP可分成Soft IP與Hard IP 2個層次;Soft IP是偏向電路功效邏輯層面設(shè)計,而Hard IP則是除了具備電路功效邏輯外,連帶已完成芯片實際投產(chǎn)前的實體性電路設(shè)計。

          如果SoC業(yè)者期望對IP部分電路設(shè)計能有較高的再修改性,或者是更高度的電路設(shè)計整合,則必須選擇Soft IP,反之Hard IP難以再修改,整合度也有限。不過Hard IP設(shè)計完成度較高,已經(jīng)完成邏輯、實體2部分的設(shè)計,相對的Soft IP僅完成前期性的功效邏輯,所以就SoC整體設(shè)計的加速性而言,此方面Hard IP優(yōu)于Soft IP。(附注2)

          Soft IP的調(diào)修彈性仍有其限

          所以,若為了追求較高的設(shè)計彈性,則必須選擇Soft IP,但即便是Soft IP模式,其設(shè)計彈性也有限。以處理器IP來說,多數(shù)的處理器IP其處理架構(gòu)均已經(jīng)固定,如處理器內(nèi)有多少個緩存器、管線階數(shù)等,雖技術(shù)上依然可以對這些架構(gòu)再行調(diào)修,但IP的授權(quán)業(yè)者通常不樂見、甚至不允許這么做,因為對架構(gòu)進行調(diào)整將會阻礙執(zhí)行軟件的移植性與兼容性。

          因此,提供處理器IP的業(yè)者,通常實行另一種作法,那就是提供多種型款(但各款的設(shè)計架構(gòu)皆已固定)的處理器IP讓客戶選擇,若客戶認為某款的IP不合用,則可以再評估另一款I(lǐng)P,直到選定最貼近需求的款式為止。

          性處理器IP的意涵

          用多種型款的現(xiàn)成固定式設(shè)計,來因應(yīng)客戶對處理器IP的各種不同需求,這是目前較普遍的作法,事實上ARM、MIPS、PowerPC等皆是如此。然而業(yè)界也有另一種作法,就是提供更高度的彈性設(shè)計,此稱為可組態(tài)性處理器(Configurable Processor)。

          可組態(tài)性處理器,是SoC設(shè)計者可以決定處理器的細節(jié)設(shè)計,包括增/減緩存器、執(zhí)行單元、指令數(shù)...等設(shè)計,借以建構(gòu)出更合乎需求的處理器核心。如此,可組態(tài)性處理器IP,提供更高度的設(shè)計彈性,目前以可組態(tài)性著稱的處理器IP,主要有英國ARC公司的ARC 600、ARC 700核心,以及美國Tensilica公司的Xtensa 7、Xtensa LX2核心。

          要注意的是,此類IP雖提供可組態(tài)性,但并不表示處理器內(nèi)的任何環(huán)節(jié)都可重新調(diào)整,仍有其不變的主架構(gòu)存在,倘若各環(huán)節(jié)都可以再行調(diào)修,此已等于是100%的自主設(shè)計,如此就沒有向外取得IP授權(quán)的必要。

          實行可組態(tài)性處理器IP的動機

          前面提到,為了更高的設(shè)計彈性、為了更切合設(shè)計要求,所以需要可組態(tài)性處理器IP,但「彈性」、「要求」仍是相當浮泛的概念性形容,以下將更具體說明實行可組態(tài)性處理器IP的動機。

          1.減少芯片電路面積

          將原本的多芯片系統(tǒng)整合成SoC,為的就是要精省系統(tǒng)電路面積,同時也精省實現(xiàn)成本,不過要將原有的多芯片整合成單芯片,多半要對電路功效進行權(quán)衡取舍,甚至犧牲部分規(guī)格、性能、功效,所以設(shè)計時都會盡力縮小各功效電路面積,而可組態(tài)性處理器IP因具備更高彈性,能將「電路面積」視為第一要求,組態(tài)出占用面積最小的處理核心。

          2.減少芯片的功耗用電

          許多SoC是用于手持式應(yīng)用裝置中,手持式應(yīng)用裝置除力求芯片小體積化外,也相當講究功耗用電,原因是手持裝置的電池電力有限。此外能源成本愈來愈高,用于機房設(shè)備內(nèi)的芯片也得講究省電,其它各類應(yīng)用芯片亦有類似趨勢發(fā)展。因此,可組態(tài)性處理器IP在組態(tài)時,即能針對功耗用電進行最佳化設(shè)計。

          3.增加芯片的運算效能、反應(yīng)速率

          能以電路面積來組態(tài)、能以功耗用電來組態(tài),那么也可以從運算效能為取向來進行組態(tài),尤其是硬性實時控制(Hard Real-Time Control)的應(yīng)用格外有需求。事實上,一直以來處理器首要講究的特性表現(xiàn),是價格效能比(Price/Performance Ratio),近年來才開始重視功耗用電性的每瓦效能比(Performance Per Watt)。

          4.減少芯片的授權(quán)成本

          使用處理器IP要支付一筆技術(shù)授權(quán)費,且在SoC設(shè)計完成、投入量產(chǎn)后,還要針對每顆出廠后的SoC抽取量產(chǎn)權(quán)利金,為了減少授權(quán)費及權(quán)利金等成本支出,實行可組態(tài)作法有機會減少此方面的成本支出,例如不需要浮點運算單元則在組態(tài)設(shè)計時將可棄舍該單元,需要數(shù)字信號處理單元才放入該單元,透過逐項的權(quán)衡增減,有可能降低整體「技術(shù)授權(quán)費/量產(chǎn)權(quán)利金」成本。即便不能減少「技術(shù)授權(quán)費/量產(chǎn)權(quán)利金」成本,電路面積也可以獲得精省,進而讓芯片投產(chǎn)成本得到精省(與前述的第一項動機相近)。


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