SoC設(shè)計(jì)之組態(tài)性處理器IP
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5.針對(duì)SoC的應(yīng)用進(jìn)行最佳化
SoC的應(yīng)用非常多，有的是數(shù)字相機(jī)(DSC)的SoC，有的是可攜式媒體播放器(PMP)的SoC，或是導(dǎo)航機(jī)(PND)的SoC，不同的SoC其應(yīng)用設(shè)計(jì)也不同，例如DSC SoC不重視音訊處理，而PND SoC只專注靜態(tài)視訊處理及簡(jiǎn)易的音訊處理，但卻需要重視數(shù)字信號(hào)的處理(接收衛(wèi)星定位信號(hào)后的相關(guān)處理)，至于PMP、STB(視訊機(jī)上盒)則重視動(dòng)態(tài)、高質(zhì)量的音/視訊處理，也重視信號(hào)處理(接收、處理節(jié)目信號(hào))。
由上可知，不同的執(zhí)行處理特性、不同的運(yùn)算負(fù)荷度，若用單一架構(gòu)處理器IP則難以滿足設(shè)計(jì)，而可組態(tài)性處理器IP卻可以針對(duì)不同的應(yīng)用需求來(lái)進(jìn)行組態(tài)，以合乎各種應(yīng)用取向的SoC設(shè)計(jì)。
可組態(tài)性處理器IP的隱憂
雖可組態(tài)性處理器IP有如上的5種優(yōu)點(diǎn)，但也不表示沒(méi)有缺點(diǎn)，事實(shí)上，隨半導(dǎo)體技術(shù)及市場(chǎng)演化，可組態(tài)性處理器也面臨一些隱憂、威脅，以下我們簡(jiǎn)要討論。
1.工藝持續(xù)縮密，芯片面積資源獲得寬解
芯片的縮密工藝技術(shù)仍持續(xù)精進(jìn)，從90nm、65nm、到45nm，并持續(xù)往下探，使芯片電路面積成本愈來(lái)愈低，因此芯片設(shè)計(jì)者已不如過(guò)往般重視面積成本，事實(shí)上處理器的多核化發(fā)展，無(wú)論是同質(zhì)多核、異質(zhì)多核，都表示「透過(guò)電路面積倍增的作法來(lái)爭(zhēng)取效能提升」已屬可行、值得。如此，透過(guò)組態(tài)作法讓執(zhí)行核心的面積最佳化，此種需求將逐漸減少。
2.芯片上市的時(shí)間壓力愈來(lái)愈大
使用IP為的就是要節(jié)省芯片設(shè)計(jì)的驗(yàn)證心力、加速芯片的開(kāi)發(fā)，讓芯片更早上市銷售，而今市場(chǎng)競(jìng)爭(zhēng)更加激烈，芯片Time To Market壓力比過(guò)去更大，使許多SoC項(xiàng)目都舍棄從Soft IP階段開(kāi)始設(shè)計(jì)，直接取用Hard IP加速設(shè)計(jì)。
然而可組態(tài)性處理器IP可說(shuō)是比Soft IP更Soft(軟)性的IP，是從「比Soft IP」更前期的設(shè)計(jì)階段開(kāi)始著手，好處是獲得更高的設(shè)計(jì)彈性，但相對(duì)的就是增加SoC的設(shè)計(jì)時(shí)間，甚至為實(shí)現(xiàn)組態(tài)化而必須學(xué)習(xí)、熟悉另一套前期設(shè)計(jì)工具，即處理器的組態(tài)工具。
3.軟件風(fēng)險(xiǎn)
此點(diǎn)前面已約略提及，事實(shí)上，除有軟件移植性、兼容互通性等疑慮，軟件的后續(xù)維護(hù)也將令人擔(dān)憂，同時(shí)協(xié)力業(yè)者提供的宏程序(Macro)也可能無(wú)法立即適用，這些都須再行斟酌、調(diào)修。特別是軟件開(kāi)發(fā)、維護(hù)成本在整體SoC方案中所占的比重愈來(lái)愈高，許多原有以硬件電路方式設(shè)計(jì)成的功效，而今多半轉(zhuǎn)成軟件方式實(shí)現(xiàn)。
4.固定組態(tài)處理器IP的轉(zhuǎn)向
ARM、MIPS等皆是以固定組態(tài)性處理器IP為主，不過(guò)為因應(yīng)客戶需求也開(kāi)始有些轉(zhuǎn)變，或允許部分的特例，例如MIPS的Pro系列IP就擁有組態(tài)性，或如ARM的OptimoDE Data Engines能因應(yīng)不同需求的應(yīng)用設(shè)計(jì)。
附注1：ARM、MIPS在處理器IP的主要授權(quán)業(yè)務(wù)逐漸成熟后，也開(kāi)始進(jìn)行相關(guān)延伸，如ARM延伸至實(shí)體IP領(lǐng)域，MIPS延伸到模擬/混訊IP領(lǐng)域，此外兩家業(yè)者皆開(kāi)始跨入32位的控制器IP市場(chǎng)。
附注2：除了Soft IP、Hard IP外也有Firm IP，F(xiàn)irm IP的設(shè)計(jì)完成度介于前兩者之間，不過(guò)在產(chǎn)業(yè)的實(shí)際運(yùn)用中卻不如前兩者普遍。
本文引用地址：http://www.ex-cimer.com/article/151474.htm
圖 Tensilica Xtensa系列可組態(tài)性處理器IP的組態(tài)設(shè)計(jì)示意圖，左上是勾核需求的功效項(xiàng)、特性項(xiàng)，例如需不需要硬件乘法器、桶式移位器等，右上則是延伸處理器架構(gòu)，例如增加緩存器、增加VLIW數(shù)據(jù)路徑等，左下則進(jìn)行設(shè)計(jì)應(yīng)用最佳化，右下則是軟件自動(dòng)化產(chǎn)生工具。
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