基于FPGA與SRAM的大容量數(shù)據(jù)存儲(chǔ)的設(shè)計(jì)

　　以下是一段用VHDL語(yǔ)言描述的控制RAM的讀寫(xiě)操作時(shí)序的程序代碼：

　　程序中，在進(jìn)行讀寫(xiě)操作時(shí)，片選使能信號(hào)CE_SRAM及輸出使能信號(hào)OE_SRAM始終為低電平。

　　第0時(shí)刻到第2時(shí)刻在進(jìn)行寫(xiě)操作：第0時(shí)刻地址線addr_SRAM和數(shù)據(jù)線data_SRAM同時(shí)賦新值，控制線WE_SRAM、LB_SRAM、UB_SRAM要經(jīng)歷一個(gè)窄脈沖的變化過(guò)程，RAM在獲取到此控制線下降沿信息后，便知開(kāi)始進(jìn)行寫(xiě)操作。需要注意的是，雖然數(shù)據(jù)在第0時(shí)刻已賦到數(shù)據(jù)線上，但因?yàn)閷?xiě)操作是控制線低電平有效，所以數(shù)據(jù)線上真正發(fā)生數(shù)據(jù)更新是在控制線變?yōu)榈碗娖街?，因此，?shù)據(jù)線上的實(shí)際更新時(shí)刻是在第2個(gè)時(shí)刻。

　　第3、4狀態(tài)是進(jìn)行讀操作：在讀寫(xiě)轉(zhuǎn)換時(shí)刻，也就是在第3時(shí)刻如前所述需給數(shù)據(jù)線上送高阻態(tài)。這樣，讀取數(shù)據(jù)的時(shí)序關(guān)系由系統(tǒng)時(shí)鐘進(jìn)行控制，在第3時(shí)刻給地址線上送要讀取的地址，第4時(shí)刻將數(shù)據(jù)端口上的數(shù)據(jù)送出。這里需注意的是，讀取數(shù)據(jù)要比讀取地址晚一個(gè)時(shí)刻。從而，完成了對(duì)外部RAM的讀寫(xiě)操作控制。

　　4結(jié)論

　　該系統(tǒng)已應(yīng)用在羅蘭—C導(dǎo)航接收機(jī)的信號(hào)處理中。實(shí)驗(yàn)證明，此設(shè)計(jì)可靠穩(wěn)定地完成了大容量高速異步數(shù)據(jù)存儲(chǔ)，進(jìn)一步提高了系統(tǒng)的性能。