基于FPGA-SPARTAN芯片的CCD的硬件驅(qū)動(dòng)電路設(shè)計(jì)

　　3 驅(qū)動(dòng)的實(shí)現(xiàn)及仿真結(jié)果

　　Max+PlusⅡ是Altera公司推出的一種開發(fā)設(shè)計(jì)平臺(tái)，他功能強(qiáng)大，可以生成文本文件和波形文件。并支持層次設(shè)計(jì)和從頂至底的設(shè)計(jì)方法，支持VHDL語言?？梢跃幾g并形成各種能夠下載到各種FPGA器件的文件，還可以進(jìn)行仿真以檢驗(yàn)設(shè)計(jì)的可行性。

　　硬件描述語言(VHDL)是用來描述集成電路的結(jié)構(gòu)和功能的標(biāo)準(zhǔn)語言，設(shè)計(jì)人員無需通過門級(jí)原理圖，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述，從而加快設(shè)計(jì)周期，VHDL元件的設(shè)計(jì)與工藝無關(guān)，方便工藝轉(zhuǎn)換。基于以上優(yōu)點(diǎn)和上述的時(shí)序分析，該系統(tǒng)采用VHDL語言實(shí)現(xiàn)CCD驅(qū)動(dòng)時(shí)序電路。由于系統(tǒng)的一次周期比較長大概在200 ms，所以波形仿真時(shí)的END TIME比較大，圖5所示為感光階段的波形仿真，圖6所示為轉(zhuǎn)移階段的波形仿真圖。

　　由圖可知設(shè)計(jì)所產(chǎn)生的波形與TH7888A的技術(shù)手冊上的驅(qū)動(dòng)要求所需脈沖完全吻合，能夠達(dá)到TH7888A的驅(qū)動(dòng)要求。

　　4 結(jié)語

　　用XILINX公司系列FPGA-SPARTAN芯片，在QuartusⅡ5.0開發(fā)環(huán)境下采用VHDL語言輸入方法開發(fā)設(shè)計(jì)出了高分辨率全幀CCD TH7888A的驅(qū)動(dòng)電路，能夠產(chǎn)生滿足TH7888A要求的驅(qū)動(dòng)脈沖。與以往常采用的驅(qū)動(dòng)方法相比其面積大大減小了，采用FPGA進(jìn)行設(shè)計(jì)，簡化了CCD驅(qū)動(dòng)電路的電路系統(tǒng)。整個(gè)設(shè)計(jì)編程完畢后進(jìn)行仿真、時(shí)序驗(yàn)證正確后再下載到器件中，然后進(jìn)行電路的測試校驗(yàn)直到達(dá)到預(yù)期效果。這樣的設(shè)計(jì)修改起來較為方便，只要修改程序即可，不需要像傳統(tǒng)的設(shè)計(jì)方法要更換器件修改設(shè)計(jì)電路等，實(shí)驗(yàn)證明，把VHDL應(yīng)用于CCD驅(qū)動(dòng)電路的設(shè)計(jì)，可以滿足系統(tǒng)的高速性和電路的集成度等要求。