<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          新聞中心

          EEPW首頁 > 嵌入式系統(tǒng) > 設計應用 > 采用FPGA和以太網(wǎng)技術的X射線安檢設備控制器設計

          采用FPGA和以太網(wǎng)技術的X射線安檢設備控制器設計

          作者: 時間:2010-08-16 來源:網(wǎng)絡 收藏

            中TCP/IP協(xié)議的裁剪方案

            隨著互聯(lián)網(wǎng)應用的迅猛發(fā)展,TCP/IP協(xié)議已成為嵌入式互聯(lián)網(wǎng)的主體構架。TCP/IP協(xié)議通常被認為是一個四層體系結構,包括鏈路層、網(wǎng)絡層、傳輸層和應用層。在本中,根據(jù)的具體要求,對TCP協(xié)議進行了適當?shù)牟眉簦瑑H實現(xiàn)了四個協(xié)議:ARP(地址解析)、IP(網(wǎng)絡協(xié)議)、ICMP(控制報文協(xié)議)、TCP。

          TCP是一種面向連接的協(xié)議,它能提供高可靠性服務。通過使用序列號和確認信息,TCP協(xié)議能夠向發(fā)送方提供到達接收方的數(shù)據(jù)包的傳送信息,從而實現(xiàn)端對端的通信,為了保障圖像數(shù)據(jù)的可靠性,本該協(xié)議。

            控制器片內(nèi)邏輯

            本文VHDL分模塊了基于控制器。FPGA片內(nèi)邏輯設計框圖如圖3所示。

            圖3 FPGA片內(nèi)邏輯設計框圖

            數(shù)據(jù)接收模塊、數(shù)據(jù)解析模塊

            圖3中,數(shù)據(jù)接收模塊實現(xiàn)CS8900A與FPGA內(nèi)數(shù)據(jù)解析模塊的鏈接。當控制模塊產(chǎn)生確認接收數(shù)據(jù)信號時,數(shù)據(jù)接收模塊將CS8900A接收緩沖區(qū)中的數(shù)據(jù)讀出,然后將其寫入數(shù)據(jù)解析模塊。數(shù)據(jù)解析模塊實際上是將上述TCP/IP裁剪協(xié)議硬件化,主要用于解析來自數(shù)據(jù)接收模塊的數(shù)據(jù),將解析的數(shù)據(jù)與預存于FPGA內(nèi)的數(shù)據(jù)表對照。若解析的結果是指令和外設參數(shù),將其分別寫入控制模塊和外設參數(shù)配置模塊,否則將其丟棄。

            控制模塊

            控制模塊是FPGA控制器的核心模塊,主要用于接收檢測信號后觸發(fā)X源、探測卡;接收ADC的EOC端信號后對圖像數(shù)據(jù)接收模塊產(chǎn)生采集數(shù)據(jù)信號;接收CS8900A中斷信號后對數(shù)據(jù)接收模塊產(chǎn)生接收網(wǎng)卡緩沖區(qū)中數(shù)據(jù)信號;據(jù)解析模塊所處理的指令,相應地有如下響應:產(chǎn)生外設參數(shù)配置信號、產(chǎn)生控制傳送帶運行狀態(tài)信號、產(chǎn)生報警信號。

            外設初始化和參數(shù)配置模塊

            外設初始化模塊在系統(tǒng)上電時,對控制器外設發(fā)送初始化信號,然后檢測控制模塊對其是否發(fā)送指令,若有指令,則重新初始化外設。外設參數(shù)配置模塊用于對外設進行參數(shù)設置,當控制模塊對其產(chǎn)生參數(shù)配置信號時,該模塊將參數(shù)寫入初始化模塊,

            圖像數(shù)據(jù)接收、處理及發(fā)送模塊

            圖像數(shù)據(jù)接收模塊實現(xiàn)ADC與控制模塊、圖像數(shù)據(jù)處理模塊鏈接。當控制模塊產(chǎn)生圖像數(shù)據(jù)采集信號時,接收模塊給X線性陣列探測卡發(fā)送啟動采集信號,然后將ADC圖像數(shù)據(jù)寫入處理模塊。處理模塊針對內(nèi)置幾何校正、灰度變換、偽彩色等多種清晰度增強算法,利用數(shù)字圖像處理,將圖像對比度和清晰度進行增強。發(fā)送模塊對處理模塊處理好的圖像數(shù)據(jù)進行IP封裝,然后將其寫入CS8900A發(fā)送數(shù)據(jù)緩沖區(qū),啟動網(wǎng)卡,將此數(shù)據(jù)發(fā)送到所連接的網(wǎng)絡上。

            實驗與驗證

            由于VHDL是并發(fā)程序,所以要把順序執(zhí)行的思想轉(zhuǎn)化為并發(fā)設計思想。本設計Xilinx公司的ISE8.1在Virtex- xc2v6000芯片上實現(xiàn)了控制功能,在Modelsim SE6.1b中進行了仿真。由仿真結果得出,控制信號時序正確,符合控制要求。

            結語

            本文在分析X部分組成器件工作原理及控制要求的基礎上,設計了FPGA內(nèi)部邏輯,給出了控制器的工作流程,驗證了控制信號時序的正確性。預計此種控制器可以帶來可觀的經(jīng)濟效益和市場前景。

          tcp/ip相關文章:tcp/ip是什么



          上一頁 1 2 下一頁

          評論


          相關推薦

          技術專區(qū)

          關閉
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();