節(jié)省電池能量的系統(tǒng)斷電電路CPLD
本文引用地址:http://www.ex-cimer.com/article/151677.htm
Q1的源極連接到電池的正極,其漏極連接到IC1的VCC(INT)、VCC(IO1)和VCC(IO2)電源腳和其它需要斷電控制的元件。當(dāng)電源斷開時,一只1kΩ的上拉電阻R3將Q1的柵源電壓保持在0V,維持其關(guān)斷狀態(tài)。當(dāng)切斷IC1電源時,它通過CPLD的斷電管腳建立一個對地的泄漏路徑。EPM570T100帶有熱插保護(hù),可將任何用戶可接觸器件的I/O腳限流在 300mA 以下。因此,即使在最差情況下,R3上產(chǎn)生的I/O腳電壓也不會達(dá)到FET的0.7V最小柵極閾值導(dǎo)通電壓。
按下任何開關(guān)都會通過開關(guān)的觸點(diǎn)以及相應(yīng)的二極管建立一個電流路徑,因此在R3上產(chǎn)生約2.3V的柵源偏壓,這個電壓足以在約100ms時間內(nèi)使Q1導(dǎo)通,并為IC1供電。當(dāng)激活機(jī)械開關(guān)時,它們的最小導(dǎo)通時間至少為3ms,而一個典型的操作員的按/放時間至少要30ms。由于人的響應(yīng)時間相對較慢,在操作者松開開關(guān)以前,CPLD可以完成導(dǎo)通、復(fù)位內(nèi)部電路,并將使Q1導(dǎo)通的斷電管腳維持在邏輯零狀態(tài)。
除了用戶設(shè)定的應(yīng)用邏輯以外(圖中未畫),CPLD的電源控制邏輯增加了一對標(biāo)準(zhǔn)參數(shù)的庫宏電路,它由Altera的Quartus II開發(fā)工具生成。內(nèi)部的4.4MHz±25%振蕩器Altufm_osc驅(qū)動一個模塊化44 million LPM(庫參數(shù)化模塊)計數(shù)器。CPLD應(yīng)用邏輯產(chǎn)生的邏輯低電平信號或關(guān)閉任何開關(guān)時都會使計數(shù)器復(fù)位。當(dāng)復(fù)位計數(shù)器時,它的執(zhí)行信號變低,驅(qū)動外接的斷電管腳。當(dāng)去掉復(fù)位時,反相的執(zhí)行信號會重新開始 LPM 計數(shù)器的運(yùn)行。
如果所有開關(guān)均為開,應(yīng)用邏輯為不工作狀態(tài),則計數(shù)器在約10秒內(nèi)計數(shù)到4400萬,然后內(nèi)部執(zhí)行信號變高電平,關(guān)斷計數(shù)器,并保持執(zhí)行信號為高電平。接下來,斷電管腳向VCC爬升,當(dāng)斷電管腳電壓達(dá)到2.3V時關(guān)斷Q1。關(guān)斷CPLD的電源會使斷電管腳進(jìn)入三態(tài)(或不連接)模式,而R3使Q1保持關(guān)斷。
用戶可以使用符合JTAG標(biāo)準(zhǔn)的命令,用一根下載電纜連接到一個廠家定義的10腳插頭上,對EPM570-T100進(jìn)行配置。該過程需要在配置前、中、后按一個外接的開關(guān),以保證CPLD能在配置過程中獲得電源??梢酝ㄟ^改變計數(shù)器的模塊,將不工作時間設(shè)置為任何需要的值。雖然電源、地和JTAG信號都使用專用的器件管腳,但也可以將任何通用CPLD I/O腳設(shè)定為開關(guān)輸入和斷電輸出。
如果你的應(yīng)用需要一個按鍵開關(guān)矩陣,則可以用n個二極管搭成一個nxm開關(guān),進(jìn)行有效的上電檢測(圖2)。在本例中,一排排開關(guān)通過二極管D1~D4連接到MOSFET的柵極。電阻R8~R11為每行開關(guān)提供一個對地通路,并只在開關(guān)閉合時承載電流,使行輸入為低電平,同時保證只消耗最小的電源電流。
當(dāng)用戶按壓任一開關(guān)時,Q1的柵極為低電平,CPLD接通。在用戶釋放開關(guān)以前,一個快速的CPLD上電例程,掃描開關(guān)陣列的各行和各排,以確定用戶按下的是哪個開關(guān)。并且重置信號復(fù)位LPM計數(shù)器的不工作定時器。
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