基于FPGA的NoC驗(yàn)證平臺(tái)的構(gòu)建

其流程簡(jiǎn)述如下：1)根據(jù)硬件架構(gòu)思想和模塊化設(shè)計(jì)策略將用HDL語言描述的NoC連接到FPGA硬件平臺(tái)；2)初始化配置FPGA硬件平臺(tái)，在PC機(jī)上編寫NoC測(cè)試軟件，并通過Jtag線下載到MPU上運(yùn)行，配置TG產(chǎn)生指定流量，并注入到NoC中；3)當(dāng)FPGA平臺(tái)運(yùn)行時(shí)，即當(dāng)數(shù)據(jù)在NoC各個(gè)交換節(jié)點(diǎn)之間傳送或停止傳送時(shí)，用戶可以隨時(shí)改變配置以產(chǎn)生不同的流量，來測(cè)試NoC在不同流量下的性能，并隨時(shí)監(jiān)聽測(cè)試平臺(tái)的運(yùn)行情況；4)將TR收集到的數(shù)據(jù)在NiosⅡIDE的控制臺(tái)顯示，并保存數(shù)據(jù)。然后對(duì)收集到的數(shù)據(jù)進(jìn)行統(tǒng)計(jì)處理，并以圖形的方式直觀顯示待測(cè)NoC的性能。

3 NoC性能統(tǒng)計(jì)處理
在驗(yàn)證平臺(tái)中，采用PC機(jī)對(duì)NoC中運(yùn)行之后相關(guān)的數(shù)據(jù)進(jìn)行處理，并借助于第三方工具將處理結(jié)果以圖形方式顯示，以直觀表示NoC的性能。該平臺(tái)對(duì)于課題組設(shè)計(jì)的Mesh結(jié)構(gòu)的NoC進(jìn)行了功能驗(yàn)證和性能評(píng)估。
主要處理包括平均網(wǎng)絡(luò)吞吐量和最近收到的80個(gè)數(shù)據(jù)包從發(fā)送端到接收端的網(wǎng)絡(luò)平均延時(shí)以及誤碼統(tǒng)計(jì)，下面簡(jiǎn)單介紹性能評(píng)估的方法：
1)網(wǎng)絡(luò)平均吞吐量 對(duì)于TR收集到的收包個(gè)數(shù)通過PC讀取之后，繪制性能曲線圖。以歸一化仿真時(shí)間為基準(zhǔn)，以相同時(shí)間段中收集的數(shù)據(jù)包數(shù)目作為網(wǎng)絡(luò)總吞吐量。

式中，總運(yùn)行時(shí)間xlO％表示取歸一化時(shí)延的l／l0。
圖4給出了在不同流量模型下，每包4個(gè)數(shù)據(jù)片時(shí)，所設(shè)計(jì)NoC的網(wǎng)絡(luò)平均吞吐量。

2)平均網(wǎng)絡(luò)延遲 對(duì)于TR收集到的最近80個(gè)數(shù)據(jù)包從發(fā)送端到接收端的延遲信息，以歸一化仿真時(shí)間為基準(zhǔn)，計(jì)算平均網(wǎng)絡(luò)延遲：

式中，P是發(fā)包總數(shù)，每個(gè)包的延遲為L(zhǎng)i，那么Latency就是一段時(shí)間內(nèi)的平均網(wǎng)絡(luò)延遲。
圖5給出了在不同流量模型下，在相同仿真時(shí)間段中接收到的數(shù)據(jù)包的平均網(wǎng)絡(luò)延遲。圖6給出了在相同的流量模型-均勻地址，自相似流量模型下，在相同仿真時(shí)間段中，對(duì)于每包分片不同時(shí)的平均網(wǎng)絡(luò)延遲。

3)誤碼統(tǒng)計(jì) 表l給出了誤碼個(gè)數(shù)統(tǒng)計(jì)表，這里所設(shè)計(jì)的NoC是有保障服務(wù)，因此，在NoC運(yùn)行過程中并不產(chǎn)生誤碼。驗(yàn)證結(jié)果與實(shí)際設(shè)計(jì)相一致。

4 結(jié)束語
本文提出了一種基于FPGA的NoC驗(yàn)證平臺(tái)。詳細(xì)討論了該驗(yàn)證平臺(tái)中FPGA硬件平臺(tái)和NoC軟件的基本功能，并闡述了TG／R，MPU，MPI以及NoC軟件的可重用性等特點(diǎn)。通過一個(gè)實(shí)例仿真驗(yàn)證的結(jié)果說明了該驗(yàn)證平臺(tái)的基本功能和優(yōu)越性。目前正在開發(fā)不同參數(shù)化的流量模型，以便將該平臺(tái)用于對(duì)各種不同NoC的驗(yàn)證。