直擴(kuò)導(dǎo)航系統(tǒng)中數(shù)字科思塔斯環(huán)的FPGA設(shè)計與實現(xiàn)

　　擴(kuò)頻接收機(jī)載波的同步包括捕獲和跟蹤兩個過程，載波捕獲即多普勒頻移的粗略估計通常包含在偽碼同步過程中，而精確的載波相位及多普勒頻移則通過FLL（鎖頻環(huán)）和PLL（鎖相環(huán)）跟蹤來實現(xiàn)。鎖頻環(huán)直接跟蹤載波頻率，而鎖相環(huán)則直接對載波相位進(jìn)行跟蹤。鎖相環(huán)具有較高的跟蹤精度，但對通信鏈路干擾的容忍能力差，特別是受載體動態(tài)引入的多普勒頻移影響較大；而鎖頻環(huán)具有較好的動態(tài)性能，但跟蹤精度較低。載波跟蹤環(huán)的跟蹤精度決定了最后定位測量的精度。常規(guī)接收機(jī)中載波跟蹤是在數(shù)字延遲鎖定環(huán)對偽碼相關(guān)解擴(kuò)的基礎(chǔ)上，通過科斯塔斯環(huán)（PLL的一種）重構(gòu)載波相位解調(diào)BPSK數(shù)據(jù)實現(xiàn)的。當(dāng)多普勒頻移高于±40kHz ，多普勒頻率一次變化率為4kHz/s ，二次變化率為200Hz/s2時，接收機(jī)的PLL將不能穩(wěn)定工作。由于在系統(tǒng)設(shè)計中，多普勒頻移遠(yuǎn)小于這一極限值，另外，鎖頻環(huán)鑒別器需要兩組相關(guān)積分采樣點(diǎn)用于計算頻率差值，并且這兩組采樣值應(yīng)該在同一個數(shù)據(jù)位時間區(qū)間之內(nèi)。系統(tǒng)中，由于積分時間與調(diào)制數(shù)據(jù)位寬度相同，每次得到的相關(guān)采樣值將位于不同的數(shù)據(jù)位區(qū)間內(nèi)，不適合使用鎖頻環(huán)，故只采用科斯塔斯環(huán)完成載波頻率和相位的跟蹤。

　　環(huán)路原理

　　科思塔斯載波跟蹤環(huán)由載波鑒相器、載波環(huán)路濾波器和載波NCO組成。其結(jié)構(gòu)原理圖如圖1所示。

　　環(huán)路實現(xiàn)

　　載波NCO的FPGA設(shè)計

　　載波NCO是載波跟蹤環(huán)的重要組成部分，它的主要功能是產(chǎn)生本地復(fù)制載波信號。載波NCO主要由相位累加器、地址寄存器和正弦查找表構(gòu)成。結(jié)構(gòu)原理如圖2所示。

　　載波NCO設(shè)置有頻率控制字輸入口，相位累加器對輸入的控制字進(jìn)行累加，累加結(jié)果的高8位作為查詢表的地址，通過查詢預(yù)先存設(shè)的正余弦表，輸出兩路信號，其中一路與載波同相，另一路與載波正交。載波環(huán)路通過不斷調(diào)整載波NCO的頻率控制字來保持對接收信號載波頻率和相位的跟蹤。載波NCO要有足夠的頻率分辨率，保證能高精度跟蹤載波，這就要求載波NCO要有足夠的相位累加器字長。本設(shè)計中累加字長取為32位，累加時鐘為60MHz，要求輸出頻率為50MHz，可以得到頻率控制字為：

　　頻率分辨率為： 即通過輸入頻率控制字來改變輸出正/余弦信號的頻率時，可以達(dá)到0.014Hz的最小步進(jìn)。另外，也可以根據(jù)實際需要的頻率改變輸入頻率控制字值。

　　首先在Matlab中仿真一個周期的正余弦波形，由于取8位輸出，所以一個周期應(yīng)該取28個點(diǎn)，均勻取256個點(diǎn)作為一個周期數(shù)據(jù)。在FPGA中調(diào)用ROM單元，存儲這256個點(diǎn)值，作為查找表。根據(jù)圖1的結(jié)構(gòu)原理在FPGA中設(shè)計頂層框圖如圖3所示。圖中，sin_rom和cos_rom為正余弦查找表。頻率控制字輸入在累加器中累加，取累加結(jié)果的高8位作為查詢地址，在工程中調(diào)用sin_rom和cos_rom模塊，得到正余弦輸出信號。在FPGA中對設(shè)計進(jìn)行仿真，仿真輸入控制字為20000000。下載到FPGA中可得到SignalTap II測試結(jié)果。仿真和測試結(jié)果（圖略）驗證了設(shè)計的正確性。

　　低通濾波器

　　數(shù)字低通濾波器實際上是由累加器和寄存器所組成的一個積分清洗器，它的作用是去掉數(shù)字混頻器后的高次諧波。累加器對數(shù)字混頻后輸入信號與本地碼相乘的每一位結(jié)果進(jìn)行累加，經(jīng)過一個碼周期時間（本方案為15000次）的積分累積后，得到一個數(shù)據(jù)位的相關(guān)值。該積分清洗器的累加時鐘為中頻采樣時鐘，清洗脈沖是累加一個數(shù)據(jù)位的進(jìn)位脈沖，并要求它的時鐘沿跟其采樣時鐘保持一致，其FPGA實現(xiàn)頂層原理結(jié)構(gòu)如圖4所示。

　　在FPGA中對積分清洗模塊進(jìn)行仿真，仿真中輸入信號data為1，在某一時刻，使累加清洗信號aclr有效。下載到FPGA中利用SignalTap II對積分清洗模塊進(jìn)行測試，測試中輸入數(shù)據(jù)為1，當(dāng)累加到14時，使清洗信號有效。測試結(jié)果（圖略）驗證了設(shè)計的正確性。

　　數(shù)字鑒相器的設(shè)計

　　科斯塔斯環(huán)常用的鑒相器是正弦和反正切鑒相器。對于本文設(shè)計的接收機(jī)，積分時間T_kuykums=0.25ms，4kHz的信號在0.25ms內(nèi)將變化1周，二象限反正切算法的鑒相范圍為[π/2，π/2]，因此必須保證輸入信號在0.25ms內(nèi)變化不超過 ，即允許最大的頻差為2kHz，否則將得到錯誤的輸出。因此必須對鑒相器的輸出進(jìn)行校正。實際設(shè)計時通過計算前后兩次鑒別器的輸出差值，根據(jù)差值大小進(jìn)行校正，校正算法為：當(dāng) ，就對取反，否則 保持不變，其中 為上一次鑒別器誤差輸出， 為本次鑒別器誤差輸出。

　　環(huán)路數(shù)字濾波器參數(shù)的設(shè)計

　　環(huán)路選用的是理想二階環(huán)，帶寬的大小又決定了整個鎖相環(huán)的鎖定時間和跟蹤精度。為了減小噪聲引起的相位抖動，提純輸入信號，環(huán)路帶寬應(yīng)盡量取窄一些，選取環(huán)路噪聲帶寬跟信息數(shù)據(jù)速率的比為，其中B_{L}為環(huán)路噪聲等效帶寬，R_為信息數(shù)據(jù)速率，一般選取 ，另一方面，也要兼顧捕獲時間，從而環(huán)路帶寬又要求取寬一些，因此應(yīng)折衷考慮設(shè)計的環(huán)路帶寬。當(dāng)環(huán)路處于頻率牽引狀態(tài)時，要求環(huán)路有較寬的捕捉頻帶，使之能迅速同步頻偏較大的載波；當(dāng)環(huán)路處于相位跟蹤或鎖定狀態(tài)時，卻要求它具有盡量窄的捕捉頻帶，以保證恢復(fù)出的載波相位不產(chǎn)生大的抖動。設(shè)計時應(yīng)根據(jù)具體要求來選擇環(huán)路參數(shù)。