Chirp函數(shù)的Nios Ⅱ嵌入式實現(xiàn)
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摘 要：首先分析Chirp函數(shù)在頻域上的一般特性，提出利用FPGA的嵌入式軟核NiosⅡ處理器在嵌入式操作系統(tǒng)μC／OS－Ⅱ上實現(xiàn)Chirp的方法，即通過NiosⅡ處理器根據(jù)Chirp函數(shù)在頻域上頻率的跳變情況實時改變輸出DDS(直接數(shù)字合成序列)模塊的頻率步進控制字的辦法，控制DDS模塊的頻率輸出，實現(xiàn)Chirp函數(shù)所要達到的掃頻輸出性的目的。通過在NiosⅡIDE編程環(huán)境中的Console窗口觀察，該設(shè)計能很好地實現(xiàn)Chirp函數(shù)功能。
關(guān)鍵詞：μC／OS－ⅡSoPC；DDs；FPGA；Chirp函數(shù)
0 引 言
SoC(System on(2hip)是20世紀90年代提出的概念，它是將多個功能模塊集成在一塊硅片上，提高芯片的集成度并減少外設(shè)芯片的數(shù)量和相互之間在PCB上的連接，同時系統(tǒng)性能和功能都有很大的提高。隨著FPGA芯片工藝的不斷發(fā)展，設(shè)計人員在FPGA中嵌入軟核處理器成為可能，Altera和Xilinx公司相繼推出了SoPC(System on a Programmable Chip)的解決方案，它是指在FPGA內(nèi)部嵌入包括(；PtJ在內(nèi)得各種IP組成一個完整系統(tǒng)，在單片F(xiàn)PGA中實現(xiàn)一個完整地系統(tǒng)功能。與SoC相比，SoPC具有更高的靈活性，F(xiàn)PGA的可編程特性使之可以根據(jù)需要任意定制SoC系統(tǒng)；與ASIC相比，SoPC具有設(shè)計周期短，設(shè)計成本低的優(yōu)勢，同時開發(fā)難度也大大降低。由于電磁波在傳輸過程中，經(jīng)過色散介質(zhì)如不均勻的波導，高空電離層時會發(fā)生色散現(xiàn)象，Chirp函數(shù)在射電天文信號的消色散處理中發(fā)揮著重要的作用，研究在FPGA中實現(xiàn)Chirp函數(shù)是基于FPGA的射電宇宙信號處理的重要組成部分。
l 系統(tǒng)總體設(shè)計
圖1為基于FPGA的射電宇宙信號處理框圖。
該設(shè)計是基于SoPC技術(shù)設(shè)計的Chirp函數(shù)信號發(fā)生器，該系統(tǒng)把微處理器模塊和DDS模塊集成到單片F(xiàn)PGA芯片內(nèi)部，通過在嵌入式操作系統(tǒng)μC／OS-Ⅱ編寫的程序，實時控制微處理器對DDS的控制字輸出，DDS模塊根據(jù)頻率控制字的不同，輸出不同的數(shù)字化正弦波。使之符合Chirp函數(shù)的時變頻率特征。Chirp函數(shù)根據(jù)輸出頻率的遞變規(guī)律一般分為兩種：線性Chirp函數(shù)和非線性Chirp函數(shù)，以下是兩種Chirp函數(shù)在頻域上的表現(xiàn)圖如圖2，圖3所示。
從圖2，圖3可以看出Chirp函數(shù)的頻率輸出與時間的f-t關(guān)系可以總結(jié)為：
(1)對于線性Chirp函數(shù)
在連續(xù)域時間域內(nèi)有關(guān)系式：
式中：k為常數(shù)；f0為初始輸出頻率；t為連續(xù)時間。
在離散時間域有關(guān)系式：
式中：k為常數(shù)；f0為初始輸出頻率；n為采樣點。
(2)對于非線性Chirp函數(shù)
在連續(xù)域時間域內(nèi)有關(guān)系式：
式中：f為非線性函數(shù)；f0為初始輸出頻率；t為連續(xù)時間。
在離散時間域有關(guān)系式：
式中：f為非線性函數(shù)；f0為初始輸出頻率；n為采樣點。
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