一種新型多DSP并行處理結(jié)構(gòu)

簇內(nèi)存在一個瓶頸,這是因?yàn)樵诿總€周期里只有兩個處理器可以通過共享的總線進(jìn)行通信,其它的處理器則被阻塞,直到總線被釋放為止。由于ADSP-21161N也可以在一個簇中進(jìn)行點(diǎn)對點(diǎn)的鏈路口傳送,該瓶頸很容易被消除。通過普通總線可以動態(tài)的建立和激活處理器間的數(shù)據(jù)鏈接。由于ADSP-21161N僅有兩個鏈路口,各處理器間只能兩兩相連構(gòu)成一條鏈路,不相鄰的兩個處理器節(jié)點(diǎn)之間的通信則要通過中間節(jié)點(diǎn)給予支持。但由于ADSP-21161N的鏈路口數(shù)據(jù)傳輸速率為100MB/s,而且傳輸字寬為8bit,基本可以消除此瓶頸的影響。

2.3 多處理器總線仲裁

多個ADSP-21161N可以共享外部總線,而不需要另外的仲裁電路。間進(jìn)行仲裁,和主機(jī)處理器之間的總線控制權(quán)傳遞。總線仲裁可以采用兩種不同的優(yōu)先權(quán)機(jī)制解決總線請求的競爭:固定優(yōu)先權(quán)和循環(huán)優(yōu)先權(quán)。RPBA管腳決定使用哪種優(yōu)先權(quán)機(jī)制。當(dāng)RPBA為高電平時(shí)選擇循環(huán)優(yōu)先;當(dāng)RPBA為低電平時(shí)選擇固定優(yōu)先。由于循環(huán)優(yōu)先機(jī)制控制比較復(fù)雜,因此一般可用固定優(yōu)先機(jī)制,經(jīng)過實(shí)踐檢驗(yàn),固定優(yōu)先機(jī)制很容易用,而且效果不錯。在固定優(yōu)先機(jī)制中,參與競爭總線的ADSP-2116IN中,ID號最小的ADSP-21161N將成為主處理器,從而可以將優(yōu)先級較高的處理工作放在ID號較小的處理器中。在軟件優(yōu)先權(quán)控制上則需要較少的運(yùn)算開銷。

要連在一起,21161N的數(shù)量。每個處理器驅(qū)動與自身ID2-0輸入相如果系統(tǒng)中的ADSP-21161N少于6片,應(yīng)上拉為高電平。

3 多DSP并行處理結(jié)構(gòu)的實(shí)現(xiàn)

ADSP-21161N具有設(shè)計(jì)多處理器系統(tǒng)的功能,包括總線控制仲裁、對其它ADSP-21161N的內(nèi)部存儲器和IOP寄存器的訪問等。在多個ADSP-21161N共享總線式多處理機(jī)系統(tǒng)中,任何一個處理器都可以成為總線控制者。

實(shí)現(xiàn)一個典型的多DSP并行處理結(jié)構(gòu),各處理器的三大總線要全部相連。圖2給出了一個基本的多處理器系統(tǒng)結(jié)構(gòu)圖。在多處理器系統(tǒng)中,某一時(shí)刻總線由主處理器控制,并且主處理器驅(qū)動所有總線。由于配置成多處理器后,包括片內(nèi)存儲器以及IOP寄存器在內(nèi)的所有地址空間是統(tǒng)一編址的,因此事實(shí)上只有兩個節(jié)點(diǎn)(處理器或外設(shè))在同一時(shí)刻在總線上活動,而此刻總線對于其它節(jié)點(diǎn)來說是阻塞的。這樣,其它接點(diǎn)只能通過鏈路口或者FLAG標(biāo)志口進(jìn)行點(diǎn)對點(diǎn)通信來交換數(shù)據(jù)和消息。

在多處理器系統(tǒng)中,各控制線上除主DSP外的其它所有節(jié)點(diǎn)都屬于負(fù)載,所以對于每一根控制線來說都是一個多負(fù)載的連接,必須在每個DSP附近接串接電阻以增強(qiáng)驅(qū)動能力,否則會由于驅(qū)動能力不足而導(dǎo)致所進(jìn)行的操作失效。另外在所有低電平有效的控制線上應(yīng)接上拉電阻,以保證在沒有進(jìn)行操作時(shí)從DSP以及外設(shè)不會接收到虛假的指令。由于本系統(tǒng)是一個獨(dú)立的結(jié)構(gòu),并沒有與外部主機(jī)相連,故主機(jī)接口控制線在各DSP相連的情況下,應(yīng)像其它未用管腳一樣根據(jù)ADI技術(shù)文檔的要求進(jìn)行處理。而本結(jié)構(gòu)與外部的通信可以通過同步串口或者在總線上掛接一片雙端口RAM來進(jìn)行。

另外多處理器系統(tǒng)的時(shí)鐘、復(fù)位同步問題是一個決定系統(tǒng)工作正常與否的關(guān)鍵問題,各DSP的復(fù)位信號可同時(shí)接到看門狗的輸出端。時(shí)鐘信號必須在阻抗可控的傳輸線中傳輸,為保證各DSP的時(shí)鐘信號之間不存在相位差,或者說相位差在系統(tǒng)允許的范圍內(nèi),一般應(yīng)采取始端連接的方式。圖3給出了串聯(lián)傳輸線分配時(shí)鐘的例子,它允許在不同的路徑中存在延時(shí),每個設(shè)備必須在線的終端。傳輸路徑必須均勻分布,以使各路徑上的傳輸延遲相互匹配。匹配的反相器必須在同一IC上,且相互之間的時(shí)間滯后差必須小于1ns。

并行處理系統(tǒng)的硬件結(jié)構(gòu)搭建好后,如何才能很好地發(fā)揮其超強(qiáng)的處理能力,則要靠軟件的設(shè)計(jì)來實(shí)現(xiàn)。為適應(yīng)計(jì)算任務(wù)的多樣性,可以采用1片ADSP-21161N作任務(wù)管理器,另外5片ADSP-21161N作運(yùn)算器的主、從式拓?fù)浣Y(jié)構(gòu)。這樣做還有利于實(shí)現(xiàn)指令間的流水處理,提高執(zhí)行效率。而軟件實(shí)現(xiàn)則可以根據(jù)具體的要求來完成,考慮到系統(tǒng)的高速、高效、實(shí)時(shí)性,軟件可采用ADSP-21161N匯編語言進(jìn)行編程。

本文以通用高速實(shí)時(shí)信號處理系統(tǒng)的設(shè)計(jì)為應(yīng)用背景,提出了一種由6片ADSP-21161N構(gòu)成的并行處理結(jié)構(gòu)。它充分利用ADSP-21161N芯片本身支持多處理器并行運(yùn)算的特點(diǎn)構(gòu)成了簇式多處理器結(jié)構(gòu),并輔以鏈路口互聯(lián)的點(diǎn)到點(diǎn)通信、FLAG標(biāo)志互連的消息傳遞等靈活多樣的通信方式,具有運(yùn)算能力強(qiáng)、I/O帶寬寬、通信手段方便多樣、能靈活地改變拓?fù)浣Y(jié)構(gòu)、可擴(kuò)展、通用性強(qiáng)等特點(diǎn)。以此并行處理結(jié)構(gòu)為核心輔之高速數(shù)據(jù)采集系統(tǒng),并用高速FPGA作為系統(tǒng)控制設(shè)計(jì)實(shí)現(xiàn)了通用高速實(shí)時(shí)信號處理系統(tǒng)。實(shí)驗(yàn)表明,這種并行計(jì)算結(jié)構(gòu)易于控制,工作效率高,并且穩(wěn)定可靠。