基于高性能AD9640的抗干擾無(wú)線接收機(jī)設(shè)計(jì)

ADC布線

　　在PCB原理圖中，模擬地的網(wǎng)絡(luò)標(biāo)號(hào)為AGND，數(shù)字地的網(wǎng)絡(luò)標(biāo)號(hào)為GND。在將A/D轉(zhuǎn)換器的模擬地和數(shù)字地引腳連接在一起時(shí)，大多數(shù)的A/D轉(zhuǎn)換器是將AGND和DGND引腳通過(guò)最短的引線連接到同一個(gè)低阻抗的地上，任何與DGND連接的外部阻抗都會(huì)通過(guò)寄生電容將更多的數(shù)字噪聲耦合到芯片內(nèi)部的模擬電路上。從而需要把A/D轉(zhuǎn)換器的AGND和DGND引腳都連接到模擬地上，但這種方法會(huì)產(chǎn)生諸如數(shù)字信號(hào)去耦電容的接地端應(yīng)該接到模擬地還是數(shù)字地的問(wèn)題。

　　本設(shè)計(jì)的多通道接收機(jī)中A/D轉(zhuǎn)換器較多，如果在每一個(gè)A/D轉(zhuǎn)換器的下面都將模擬地和數(shù)字地連接在一起，則產(chǎn)生多點(diǎn)相連，模擬地和數(shù)字地之間的隔離就毫無(wú)意義。而如果不這樣連接，就又違反了廠商的要求。因此，最好的辦法是開(kāi)始時(shí)就用統(tǒng)一地，將統(tǒng)一的地分為模擬部分和數(shù)字部分。這樣的布局布線既滿足了ADC器件廠商對(duì)模擬地和數(shù)字地引腳低阻抗連接的要求，同時(shí)又不會(huì)形成環(huán)路天線或偶極天線而產(chǎn)生電磁兼容(EMC)問(wèn)題。本文中AD9640的PCB制版安排見(jiàn)圖3。

　接收機(jī)排版布線

　　本設(shè)計(jì)中，接收機(jī)布線堅(jiān)持2W原則：布線寬度為W，線間距不小于2W。PCB電路板分為模擬層和數(shù)字層兩個(gè)部分，共12層，制版安排見(jiàn)圖2，布線安排設(shè)計(jì)如下。

　　(1)模/數(shù)布線和元件排版分離。高速信號(hào)位于優(yōu)質(zhì)布線層clk-digital component和signal_1，高速信號(hào)線同低速信號(hào)線盡量遠(yuǎn)離，重要的低速信號(hào)線位于低速信號(hào)層signal_2 和signal_3。首先，保證關(guān)鍵高速時(shí)鐘和信號(hào)線布放于層clk-digital component和signal_1;然后保證關(guān)鍵低速信號(hào)線位于層signal_2 和signal_3;其次，低速信號(hào)線進(jìn)入高速布線層clk-digital component時(shí)應(yīng)該遠(yuǎn)離高速信號(hào)線(尤其是時(shí)鐘)，高速信號(hào)線進(jìn)入低速布線層signal_2 和signal_3應(yīng)該遠(yuǎn)離低速信號(hào)線;最后，上述原則無(wú)法實(shí)施時(shí)應(yīng)該增加布線層。

　　(2)PCB板下三層為模擬電路，上七層為數(shù)字電路;層clk-digital component布線64MHz時(shí)鐘;層signal_1布線64MHz數(shù)字信號(hào)，包括AD9640采樣64MHz高速數(shù)字信號(hào);層signal_2 和signal_3布線小于64MHz的所有其它數(shù)字信號(hào);將數(shù)字地GNDdigital2用多個(gè)過(guò)孔連接到GNDdigital1上，GNDdigital2僅僅為隔離模數(shù)兩個(gè)系統(tǒng)，保護(hù)模擬信號(hào)免受數(shù)字干擾。GNDdigital1作為電源+5V的數(shù)字地;GNDdigital2作為+1.8V、+2.5V、+3.3V的數(shù)字地。

　　(3)FPGA、穩(wěn)壓片等所有核心元件位于頂層clk-digital component。

　　(4)各層敷銅接地方法：

　　● 層clk-digital component、signal_1、signal_2 、signal_3的大面積敷銅，并通過(guò)多個(gè)過(guò)孔連接到GNDdigital1;

　　● 層analog component的大面積敷銅，并通過(guò)多個(gè)過(guò)孔連接到GND analog。

　　(5)電源布線：電源線根據(jù)使用區(qū)域大面積填充，形成分割的電源平面。模擬電源平面PWRanalog分割為3.3V和5V兩個(gè)部分，數(shù)字電源平面PWRdigital分割為1.8V、2.5V、3.3V、5V四個(gè)部分。

　　實(shí)物制造及測(cè)試

　　圖4示出所設(shè)計(jì)的接收機(jī)實(shí)物圖，將其放置在一定的溫度、濕度和振動(dòng)壓力之下測(cè)試以檢查任何設(shè)計(jì)或工作的缺陷。

在本文設(shè)計(jì)接收機(jī)的調(diào)試過(guò)程中，用到儀器為：數(shù)字接口(Agilent N5102A)，矢量信號(hào)源(Agilent E8267D)，微波矢量分析儀(Agilent 89650A)，示波器(Tektronix TDS 3032B)，矢量信號(hào)分析儀(Agilent 89611A)，邏輯分析儀(Agilent 16900A)。上述儀器，對(duì)接收機(jī)測(cè)試的連接圖如圖5所示。

　　矢量信號(hào)源產(chǎn)生接收機(jī)需要的各種調(diào)制信號(hào)輸入到射頻前端，經(jīng)過(guò)測(cè)試可得，接收機(jī)體積小，性能穩(wěn)定，且便于調(diào)試，實(shí)際ADC采樣速率為63.488MHz;進(jìn)入FPGA數(shù)據(jù)速率為7.936MHz;FPGA處理主時(shí)鐘速率為63.488MHz; 2~30MHz帶寬、-113dBm~-36dBm的通信信號(hào)被接收的平均誤碼率為：Pe10-5。因此，本接收機(jī)射頻前端抗干擾性強(qiáng)，電磁兼容性好，滿足設(shè)計(jì)要求。