信號完整性的電路板設(shè)計準則
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不同的驅(qū)動技術(shù)適于不同的任務(wù)。信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少？作為信號完整性設(shè)計的通用準則，轉(zhuǎn)換速度越慢，信號完整性越好。50MHZ時鐘采用500PS上升時間是沒有理由的。一個2-3NS的擺率控制器件速度要足夠快，才能保證SI的品質(zhì)，并有助于解決象輸出同步交換(SSO)和電磁兼容(EMC)等問題。
在新型FPGA可編程技術(shù)或者用戶定義ASIC中，可以找到驅(qū)動技術(shù)的優(yōu)越性。采用這些定制(或者半定制)器件，你就有很大的余地選定驅(qū)動幅度和速度。設(shè)計初期，要滿足FPGA(或ASIC)設(shè)計時間的要求并確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。
在這個設(shè)計階段，要從IC供貨商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個SI仿真程序和相應(yīng)的仿真模型(可能是IBIS模型)。
最后，在預(yù)布線和布線階段你應(yīng)該建立一系列設(shè)計指南，它們包括：目標層阻抗、布線間距、傾向采用的器件工藝、重要節(jié)點拓撲和端接規(guī)劃。
7 預(yù)布線階段
預(yù)布線SI規(guī)劃的基本過程是首先定義輸入?yún)?shù)范圍(驅(qū)動幅度、阻抗、跟蹤速度)和可能的拓撲范圍(最小/最大長度、短線長度等)，然后運行每一個可能的仿真組合，分析時序和SI仿真結(jié)果，最后找到可以接受的數(shù)值范圍。
接著，將工作范圍解釋為PCB布線的布線約束條件。可以采用不同軟件工具執(zhí)行這種類型的“清掃”準備工作，布線程序能夠自動處理這類布線約束條件。對多數(shù)用戶而言，時序信息實際上比SI結(jié)果更為重要，互連仿真的結(jié)果可以改變布線，從而調(diào)整信號通路的時序。
在其它應(yīng)用中，這個過程可以用來確定與系統(tǒng)時序指針不兼容的引腳或者器件的布局。此時，有可能完全確定需要手工布線的節(jié)點或者不需要端接的節(jié)點。對于可編程器件和ASIC來說，此時還可以調(diào)整輸出驅(qū)動的選擇，以便改進SI設(shè)計或避免采用離散端接器件。
8 布線后SI仿真
一般來說，SI設(shè)計指導(dǎo)規(guī)則很難保證實際布線完成之后不出現(xiàn)SI或時序問題。即使設(shè)計是在指南的引導(dǎo)下進行，除非你能夠持續(xù)自動檢查設(shè)計，否則，根本無法保證設(shè)計完全遵守準則，因而難免出現(xiàn)問題。布線后SI仿真檢查將允許有計劃地打破(或者改變)設(shè)計規(guī)則，但是這只是出于成本考慮或者嚴格的布線要求下所做的必要工作。
9 后制造階段
采取上述措施可以確保電路板的SI設(shè)計品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者TDR(時域反射計)測量，將真實電路板和仿真預(yù)期結(jié)果進行比較。這些測量數(shù)據(jù)可以幫助你改進模型和制造參數(shù)，以便你在下一次預(yù)設(shè)計調(diào)研工作中做出更佳的(更少的約束條件)決策。
10 模型的選擇
關(guān)于模型選擇的文章很多，進行靜態(tài)時序驗證的工程師們可能已經(jīng)注意到，盡管從器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，要建立一個模型仍然很困難。SI仿真模型正好相反，模型的建立容易，但是模型數(shù)據(jù)卻很難獲得。本質(zhì)上，SI模型數(shù)據(jù)唯一的可靠來源是IC供貨商，他們必須與設(shè)計工程師保持默契的配合。IBIS模型標準提供了一致的數(shù)據(jù)載體，但是IBIS模型的建立及其品質(zhì)的保證卻成本高昂，IC供貨商對此投資仍然需要市場需求的推動作用，而電路板制造商可能是唯一的需方市場。本文引用地址：http://www.ex-cimer.com/article/155468.htm
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