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          以太網(wǎng)控制器芯片的設(shè)計(jì)及實(shí)現(xiàn)

          作者: 時間:2011-11-17 來源:網(wǎng)絡(luò) 收藏

          網(wǎng)絡(luò)的功能與
          IEEE 802.3協(xié)議是針對CSMA/CD標(biāo)準(zhǔn)的傳輸介質(zhì)物理層(PHY)和介質(zhì)訪問控制協(xié)議(MAC、Media Access Control)來定義的。由PHY、發(fā)送模塊、接收模塊、FIFO、控制模塊組成,其中控制模塊包括寄存器堆、DMA(Direct Memory Access)模塊、流量控制模塊、接收緩沖區(qū)和發(fā)送緩沖區(qū)組成。網(wǎng)絡(luò)的功能框圖如圖1所示。

          本文引用地址:http://www.ex-cimer.com/article/155520.htm

          圖1 芯片的功能框圖


          1 IEEE 802.3MAC數(shù)據(jù)幀結(jié)構(gòu)
          在發(fā)送數(shù)據(jù)時,發(fā)送模塊自動在待傳數(shù)據(jù)前加上7字節(jié)的前導(dǎo)碼和1字節(jié)的幀起始定界符,緊隨的是6字節(jié)的目的地址和6字節(jié)的源地址,然后長度/類型為2字節(jié),接著是數(shù)據(jù)區(qū),然后是46~1500字節(jié)的數(shù)據(jù)。若發(fā)送時,數(shù)據(jù)長度小于最短長度46字節(jié),發(fā)送模塊自動填補(bǔ),以達(dá)到最小長度,最后是4個字節(jié)的循環(huán)冗余校驗(yàn)碼。


          2 發(fā)送模塊
          發(fā)送模塊的作用就是按照CSMA/CD協(xié)議發(fā)送數(shù)據(jù)包。發(fā)送模塊狀態(tài)機(jī)控制協(xié)調(diào)各個發(fā)送子模塊的時序,發(fā)送模塊狀態(tài)機(jī)如圖2所示。

          圖2 發(fā)送模塊狀態(tài)轉(zhuǎn)換圖


          S_defer狀態(tài)表示網(wǎng)絡(luò)忙,若網(wǎng)絡(luò)空閑了,經(jīng)過最小的幀間隙時間,進(jìn)入網(wǎng)絡(luò)空閑狀態(tài)S_idle。若需要發(fā)送數(shù)據(jù)包,經(jīng)過S_pre,S_data,S_pad,S_crc等狀態(tài)發(fā)送,在這當(dāng)中若檢測到?jīng)_突信號,就進(jìn)入S_jam狀態(tài)。在S_jam狀態(tài)判斷是local collision還是late collision,若是local collision就進(jìn)入S_back狀態(tài),按照退避算法重發(fā)當(dāng)前數(shù)據(jù)幀,否則直接進(jìn)入網(wǎng)絡(luò)忙狀態(tài),放棄該幀的發(fā)送。


          3 接收模塊
          接收模塊的任務(wù)就是接收數(shù)據(jù)幀。物理接口收發(fā)器PHY將收到的網(wǎng)絡(luò)數(shù)據(jù)變成二進(jìn)制數(shù)據(jù)送給接收模塊,接收模塊再把正確的數(shù)據(jù)經(jīng)過接收FIFO和DMA的控制送給接收緩沖區(qū)。接收模塊的功能還包括移除接收到幀的前導(dǎo)碼/幀分隔符;比較目的地址,判斷是否丟棄當(dāng)前數(shù)據(jù)幀;對接收到的數(shù)據(jù)包做CRC校驗(yàn),判斷傳輸過程中數(shù)據(jù)是否出錯。接收模塊狀態(tài)機(jī)是接收模塊的核心,控制協(xié)調(diào)接收模塊的各個子模塊的工作與時序。接收模塊狀態(tài)機(jī)如圖3所示。

          圖3 接收模塊狀態(tài)轉(zhuǎn)換圖


          復(fù)位后,狀態(tài)機(jī)進(jìn)入S_idle狀態(tài),若數(shù)據(jù)是無效的,就停留在S_idle狀態(tài),否則進(jìn)入S_pre狀態(tài)。S_pre狀態(tài)和S_sdf狀態(tài)的作用就是去掉前導(dǎo)碼和幀間隔符。當(dāng)幀間隔符全部檢測到,進(jìn)入S_data狀態(tài),在S_data狀態(tài)使用字節(jié)計(jì)數(shù)器,記錄所收到數(shù)據(jù)的字節(jié)個數(shù),用于比較目的地址。若目的地址匹配則將接收到的數(shù)據(jù)寫入到接收FIFO,否則丟棄該幀,不寫入到FIFO。字節(jié)計(jì)數(shù)器的作用還有判斷接收到的數(shù)據(jù)包是否超過幀的最大長度。若在S_pre狀態(tài)、S_sdf狀態(tài)或S_data狀態(tài)出現(xiàn)數(shù)據(jù)有效信號無效的情況,都進(jìn)入到S_drop狀態(tài)。

          圖4 核心模塊的功能仿真


          4 控制模塊
          控制模塊包含DMA(direct memory access)模塊、流量控制模塊、緩沖區(qū)模塊、寄存器堆模塊和總線接口模塊。DMA模塊的功能是將接收FIFO的數(shù)據(jù)搬運(yùn)到接收緩沖區(qū),以及發(fā)送緩沖區(qū)的數(shù)據(jù)搬運(yùn)到發(fā)送FIFO。流量控制模塊端口阻塞的情況下丟幀,這種方法是當(dāng)接收緩沖區(qū)開始溢出時,通過將阻塞信號發(fā)送回源地址的。流量控制可以有效地防止由于網(wǎng)絡(luò)中瞬間的大量數(shù)據(jù)對網(wǎng)絡(luò)帶來的沖擊,保證用戶網(wǎng)絡(luò)高效而穩(wěn)定地運(yùn)行。兩種控制流量的方式:(1)在半雙工方式下,流量控制是通過反向壓力(backpressure),即我們通常說的背壓計(jì)數(shù)的,這種計(jì)數(shù)是通過向發(fā)送源發(fā)送jamming信號使得信息源降低發(fā)送速度。(2)在全雙工方式下,流量控制一般遵循IEEE 802.3X標(biāo)準(zhǔn),是由交換機(jī)向信息源發(fā)送“pause”幀令其暫停發(fā)送。緩沖區(qū)模塊由一塊32KB的SRAM組成,分為接收緩沖區(qū)和發(fā)送緩沖區(qū),接收緩沖區(qū)和發(fā)送緩沖區(qū)的大小可以由用戶編程決定。緩沖區(qū)以分頁的方式來管理,256B為一頁。主機(jī)通過總線接口與芯片交換數(shù)據(jù),通過讀寫寄存器堆來控制芯片的工作。

          驗(yàn)證
          本文給出核心功能的驗(yàn)證過程。把這些核心功能模塊連接成一個環(huán)路(發(fā)送模塊直接與接收模塊相連接),發(fā)送模塊按照802.3協(xié)議發(fā)出數(shù)據(jù)包,接收模塊按照802.3協(xié)議處理這些數(shù)據(jù)包,符合要求的數(shù)據(jù)包送到(接收緩沖區(qū)),這些模塊在Mentor公司的ModelsimSe5.8里面功能仿真波形如圖5所示。

          圖5 芯片的實(shí)現(xiàn)流程


          圖中,clk為系統(tǒng)時鐘;rst為復(fù)位信號;tx_req為發(fā)送FIFO請求信號,讓DMA從發(fā)送緩沖區(qū)搬運(yùn)數(shù)據(jù)到發(fā)送FIFO;tx_fifo_data_out是從發(fā)送FIFO里面出來的8數(shù)據(jù),發(fā)送模塊封裝這些數(shù)據(jù),發(fā)送給PHY;這里沒有對PHY進(jìn)行驗(yàn)證,把發(fā)送模塊發(fā)出的數(shù)據(jù)TXD和數(shù)據(jù)使能TXEN直接與接收模塊數(shù)據(jù)端和數(shù)據(jù)有效信號分別相連接;接收模塊把TXD進(jìn)行串并轉(zhuǎn)換,得到8為rx_data;byte_cnt為接收到rx_data的個數(shù)。


          功能仿真通過之后,把核心模塊連接成一個整體(SRAM直接調(diào)用Quartus II的IP Core),通過Quartus II綜合以后,下載到FPGA開發(fā)板里面。用FPGA模擬網(wǎng)絡(luò)控制器芯片,與計(jì)算機(jī)進(jìn)行通信。FPGA與PC通過RJ-45相連。應(yīng)用軟件發(fā)一數(shù)據(jù)包給FPGA,接收模塊接收到數(shù)據(jù)包后,通過DMA將數(shù)據(jù)從FIFO搬運(yùn)到接收緩沖區(qū)。一包數(shù)據(jù)接收完成后,通過附加邏輯,讓FPGA發(fā)送出剛剛接收到的數(shù)據(jù)包,附加邏輯還完成了把接收到的數(shù)據(jù)按位取反的功能。應(yīng)用軟件顯示PC收到的數(shù)據(jù)包,通過比較PC發(fā)給FPGA的數(shù)據(jù)包和FPGA發(fā)送給PC的數(shù)據(jù)包,驗(yàn)證了核心模塊的功能正確(FPGA的附加邏輯將接收到的數(shù)據(jù)包進(jìn)行了按位取反操作)。

          芯片實(shí)現(xiàn)
          驗(yàn)證通過以后,經(jīng)過圖5所示的流程,得到整個芯片的版圖。


          本次流片采用華虹NEC 0.35μm CMOS工藝,芯片面積為5640μm×5480μm(不計(jì)劃片槽和緩沖區(qū)),芯片有100個管腳。芯片的右上部分是實(shí)現(xiàn)MAC層的數(shù)字區(qū),左下區(qū)域是華虹NEC提供的IP Core--32KB的SRAM,用作緩沖區(qū),右下區(qū)域完成PHY功能,周圍是管腳。



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