基于SOPC 的1553B 總線接口邏輯設(shè)計(jì)

　　1553B 總線協(xié)議開發(fā)主要在FPGA 芯片中開發(fā)，因此FPGA 本身性能的好壞將影響系統(tǒng)的開發(fā)。XC2VP30 內(nèi)部具有兩個(gè)PowerPC 405 處理器核、13969 個(gè)Slices、分布式RAM 為428Kb、136 個(gè)乘法器單元、塊RAM 為2448Kb、8 個(gè)DCM、8 個(gè)多吉比特收發(fā)器。由此可見，系統(tǒng)選用的FPGA 完全可以滿足1553B 總線邏輯開發(fā)的需求。基于Xilinx 公司的Virtex-IIPro 開發(fā)板搭建起來的1553B 總線開發(fā)平臺(tái)共分為4 個(gè)部分。其中各部分的功能說明如下：Virtex-II Pro 開發(fā)板：主要完成與PC 機(jī)通信功能，接收或向總線終端設(shè)備發(fā)送數(shù)據(jù)并將其轉(zhuǎn)換成1553B 總線協(xié)議格式。

　　PC 機(jī)：系統(tǒng)通過PC 機(jī)對(duì)整個(gè)系統(tǒng)運(yùn)行進(jìn)行控制，如開始、運(yùn)行、結(jié)束等命令都是通過PC 機(jī)由串口發(fā)送給開發(fā)板。

　　總線終端設(shè)備：采用單片機(jī)作為總線終端設(shè)備的核心，它與 FPGA 采用8 位并行數(shù)據(jù)總線進(jìn)行數(shù)據(jù)傳遞。由總線終端設(shè)備向開發(fā)板發(fā)送數(shù)據(jù)，通過1553B 總線協(xié)議模塊轉(zhuǎn)換成協(xié)議格式，同時(shí)1553B 總線協(xié)議模塊也可以接收來自總線的數(shù)據(jù)，并將其轉(zhuǎn)換成總線終端設(shè)備可以接收的數(shù)據(jù)格式，總線終端設(shè)備通過判斷發(fā)送數(shù)據(jù)與接收數(shù)據(jù)，可以確定

　　1553B 總線協(xié)議轉(zhuǎn)換模塊的有效性。

　　總線轉(zhuǎn)換器：由于 1553B 總線上傳輸?shù)氖请p極性的差分信號(hào)，因此，開發(fā)板在收發(fā)數(shù)據(jù)時(shí)首先要進(jìn)行電平轉(zhuǎn)換以及相應(yīng)的調(diào)制解調(diào)，總線轉(zhuǎn)換器就是完成這部分功能的。

　　4 1553B 總線接口邏輯的SOPC 設(shè)計(jì)

　　SOPC 的開發(fā)過程與傳統(tǒng)的嵌入式系統(tǒng)設(shè)計(jì)不同，可以分為硬件開發(fā)和軟件開發(fā)兩個(gè)流程。Xilinx 公司的嵌入式開發(fā)工具EDK(Embeded Development Kit)SOPC 開發(fā)套件，可以進(jìn)行Power PC 硬核嵌入式微處理器的開發(fā)工作，使用靈活方便，帶有豐富的IP 資源，是目前性能比較優(yōu)異的嵌入式微處理器開發(fā)工具，系統(tǒng)設(shè)計(jì)中使用的為EDK8.2 版本。應(yīng)用EDK開發(fā)SOPC 系統(tǒng)過程中可以與ISE(Integrated Software Environment)軟件配合使用，ISE 是Xilinx 公司FPGA/CPLD 的集成開發(fā)環(huán)境，該軟件環(huán)境集成了FPGA 的整個(gè)開發(fā)過程所用到的工具。在本文1553B 總線接口邏輯的設(shè)計(jì)過程中，對(duì)于1553B 的編碼、解碼等核心模塊，就是在ISE 環(huán)境下利用Verilog HDL 編寫并調(diào)試通過，然后通過EDK 嵌入到系統(tǒng)當(dāng)中的。

　　4.1 編碼/解碼模塊

　　曼徹斯*編碼/解碼是1553B 總線接口重要的組成部分，曼徹斯*編解碼模塊設(shè)計(jì)的好壞直接影響總線接口的性能。系統(tǒng)編碼模塊完成的是曼徹斯*的編碼及解碼，并檢測(cè)錯(cuò)誤。它能夠接收具有有效同步字頭的曼徹斯*，并進(jìn)行譯碼，以及識(shí)別其類型和串并轉(zhuǎn)換、奇偶校驗(yàn)等；編碼模塊能將處理器輸出的并行二進(jìn)制數(shù)據(jù)進(jìn)行曼徹斯*編碼，再加上同步字頭及奇偶位，從而滿足符合1553B 標(biāo)準(zhǔn)的字進(jìn)行輸出。

　　曼徹斯*是一種廣泛應(yīng)用于航空電子綜合系統(tǒng)中的總線數(shù)據(jù)傳輸?shù)碾p極性碼。它在每個(gè)碼位中點(diǎn)存在一個(gè)跳變，1 信號(hào)是一個(gè)由1 到0 的負(fù)跳沿，而0 信號(hào)是由0 到1 的正跳沿。在MIL-STD-1553B 協(xié)議中其數(shù)據(jù)格式如圖2 所示。

　　在系統(tǒng)的編碼/解碼模塊設(shè)計(jì)中采用同步設(shè)計(jì)的方法，這樣，所有的觸發(fā)器都由一個(gè)公共時(shí)鐘信號(hào)來同步。因此，可以很好的解決毛刺和一些競(jìng)爭(zhēng)與冒險(xiǎn)。

　　編碼模塊主要分為三個(gè)部分，分別為檢測(cè)編碼周期是否開始并產(chǎn)生同步字頭、串并轉(zhuǎn)換并產(chǎn)生奇偶校驗(yàn)位、對(duì)數(shù)據(jù)和奇偶校驗(yàn)位進(jìn)行編碼。下面給出了部分編碼模塊的源代碼：

　　always @(posedge enc_clk or negedge rst_n)//檢測(cè)編碼周期開始,根據(jù)字型確定同步頭

　　begin

　　if (!rst_n)

　　sync_bits = 6'b000_000 ;

　　else if (tx_csw)

　　sync_bits = 6'b111_000 ;//當(dāng)寫入命令字，同步頭為111000

　　else if (tx_dw)

　　sync_bits = 6'b000_111 ;//當(dāng)寫入數(shù)據(jù)字，同步頭為000111

　　else

　　sync_bits = sync_bits ;

　　end