基于SRAM工藝FPGA的保密性問題
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1 基于SRAM工藝FPGA的保密性問題
通常，采用SRAM工藝的FPGA芯片的的配置方法主要有三種：由計(jì)算機(jī)通過下載電纜配置、用專用配置芯片（如Altera公司的EPCX系列芯片）配置、采用存儲(chǔ)器加微控制器的方法配置。第一種方法適合調(diào)試設(shè)計(jì)時(shí)要用，第二種和第三種在實(shí)際產(chǎn)品中使用較多。第二種方法的優(yōu)點(diǎn)在于外圍電路非常簡(jiǎn)單，體積較小，適用于不需要頻繁升級(jí)的產(chǎn)品；第三種方法的優(yōu)點(diǎn)在于成本較低，升級(jí)性能好。
以上幾種方法在系統(tǒng)加電時(shí)，都需要將配置的比特流數(shù)據(jù)按照確定的時(shí)序?qū)懭隨RAM工藝的FPGA。因此，采用一定的電路對(duì)配置FPGA的數(shù)據(jù)引腳進(jìn)行采樣，即可得到配置數(shù)據(jù)流信息。利用記錄下來的配置數(shù)據(jù)可對(duì)另一塊FPGA芯片進(jìn)行配置，就實(shí)現(xiàn)了對(duì)FPGA內(nèi)部設(shè)計(jì)電路的克隆。典型的克隆方法見圖1。
由于SRAM工藝的FPGA上電時(shí)的配置數(shù)據(jù)是可以被復(fù)制的，因此單獨(dú)的一塊FPGA芯片是無法實(shí)現(xiàn)有效加密的。FPGA芯片供應(yīng)商對(duì)位數(shù)據(jù)流的定義是不公開的，因此無法通過外部的配置數(shù)據(jù)流信息推測(cè)內(nèi)部電路。也就是說，通過對(duì)FPGA配置引腳的數(shù)據(jù)進(jìn)行采樣可得到配置信息。但也不能知道內(nèi)部電路結(jié)構(gòu)。如果在配置完成后使FPGA處于非工作狀態(tài)，利用另外一塊保密性較強(qiáng)的CPU產(chǎn)生密碼驗(yàn)證信息與FPGA進(jìn)行通信，僅在驗(yàn)證成功的情況下使能FPGA正常工作，則能有效地對(duì)設(shè)計(jì)進(jìn)行加密。具體電路結(jié)構(gòu)見圖2。
系統(tǒng)加電時(shí)，由單片機(jī)對(duì)SRAM工藝的FPGA進(jìn)行配置。配置完成時(shí)，F(xiàn)PGA內(nèi)部功能塊的使能端為低，不能正常工作。此時(shí)，單片機(jī)判斷到配置完成后，將ASET信號(hào)置為高電平，使能FPGA內(nèi)的偽碼發(fā)生電路工作；同時(shí)，單片機(jī)產(chǎn)生一個(gè)偽碼驗(yàn)證信息，在FPGA中將兩路偽碼進(jìn)行比較，兩者完全匹配時(shí)，F(xiàn)PGA內(nèi)部電路正常工作，否則不能正常工作。加密電路主要利用了配置完成后處于空閑狀態(tài)的單片機(jī)和FPGA內(nèi)部分邏輯單元，沒有增加硬件成本。
由上述討論可知，系統(tǒng)的加密能力主要由CPU的加密能力決定。這就要求CPU的加密算法要足夠復(fù)雜，使得對(duì)驗(yàn)證信息的捕獲與識(shí)別足夠困難。最常見的加密算法就是產(chǎn)生兩個(gè)偽隨機(jī)序列發(fā)生器：一個(gè)位于SRAM工藝的FPGA內(nèi)；另一個(gè)位于CPU內(nèi)。當(dāng)兩者匹配時(shí)，通過驗(yàn)斑點(diǎn)。對(duì)PN碼有兩點(diǎn)要求：一方面，要求偽隨機(jī)序列的長(zhǎng)度足夠長(zhǎng)，使得要捕獲整個(gè)序列不太可能；另一方面，偽隨機(jī)序列的線性復(fù)雜度要足夠高，使推測(cè)偽隨機(jī)序列的結(jié)構(gòu)不易實(shí)現(xiàn)。
通常采用的偽隨機(jī)碼發(fā)生器的反饋電路如圖3所示。實(shí)際中，可采用級(jí)數(shù)較高的線性反饋移位寄存器來產(chǎn)生偽隨機(jī)碼。如采用40級(jí)線性移位寄存器產(chǎn)生的最大序列的周期為2?40=10?12。若將所有偽隨機(jī)碼截獲并存儲(chǔ)，就需要1000Gb的存儲(chǔ)空間；若碼速率為50Kbps，捕獲時(shí)間將長(zhǎng)達(dá)5555小時(shí)；當(dāng)增加移位寄存器的級(jí)數(shù)時(shí)，所需的存儲(chǔ)空間和捕獲時(shí)間都會(huì)呈指數(shù)增長(zhǎng)，以至于難以實(shí)現(xiàn)。采用較為簡(jiǎn)單的線性反饋電路被推測(cè)出反饋結(jié)構(gòu)的可能性較大，因此實(shí)際的系統(tǒng)中，除了級(jí)數(shù)要較多之外，往往通過對(duì)多個(gè)線性移位寄存器產(chǎn)生的偽碼進(jìn)行特定運(yùn)算產(chǎn)生長(zhǎng)碼，以增加所產(chǎn)生偽碼的線性復(fù)雜度。
在此采用40級(jí)線性反饋移位寄存器來產(chǎn)生偽隨機(jī)碼，特征多項(xiàng)式為20000012000005（八進(jìn)制表示）。其移位寄存器表示形式為：Bin=B23?XOR?B21XORB2XORB0，F(xiàn)PGA內(nèi)工作電路見圖4。
在上電之后，單片機(jī)將圖4中的電路配置在FPGA中。配置完成后，單片機(jī)發(fā)送的ASET信號(hào)由低電平跳變?yōu)楦唠娖?，使得FPGA內(nèi)的PN碼產(chǎn)生電路開始工作，并于CPU發(fā)送過來的PN碼進(jìn)行比較。比較結(jié)果一致就使能USER_DESIGN模塊正常工作。其中PLL_BITSYS模塊用來發(fā)生VERIFY_PN的位同步時(shí)鐘，采用微分鎖相原理實(shí)現(xiàn)。各種參考資料都有較多介紹，在此不再詳述。
COMPARE_PN模塊完成對(duì)單片機(jī)發(fā)送的偽隨機(jī)碼和PNMA_PRODUCER模塊產(chǎn)生的偽隨機(jī)碼的比較：當(dāng)兩路相同，輸出1，不同時(shí)輸出0；若兩路偽碼完全匹配，則恒定輸出1，使USER_DESIGN電路正常工作，否則，輸出為類似于偽碼的信號(hào)，使USER_DESIGN電路不能正常工作。
4 FPGA內(nèi)的偽隨機(jī)碼產(chǎn)生電路
PNMA_PRODUCER模塊和來產(chǎn)生偽隨機(jī)碼 ，采用移位寄存器實(shí)現(xiàn)，具體電路見圖5。LPM_SHIFTREG為移位寄存器模塊。移位寄存器ASET端為異步置位端，高電平有效，即ASET為高時(shí)，將初值85置入移位寄存器內(nèi)，LPMSHIFTREG模塊的“DIRECTION”設(shè)置為“RIGHT”即移位方向?yàn)橛乙?。Q[39..0]表示40位移位寄存器的各個(gè)狀態(tài)，SHIFTIN為串行輸入，SHIFTIN為Q0、Q2、Q21、Q23四個(gè)狀態(tài)異或運(yùn)算的結(jié)果。
評(píng)論