適于底層協(xié)議棧開發(fā)的數(shù)據(jù)采集與仿真系統(tǒng)
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1 數(shù)據(jù)采集系統(tǒng)
數(shù)據(jù)采集系統(tǒng)主要完成從正在工作中的通信終端中采集數(shù)據(jù)的任務(wù)。
1.1 采集點(diǎn)的選擇
整個(gè)通信系統(tǒng)中有多個(gè)數(shù)據(jù)采集切入點(diǎn)可選，可以對(duì)中頻信號(hào)直接采樣，也可以對(duì)基帶信號(hào)采樣，還可以通過模擬系統(tǒng)中的AD數(shù)據(jù)接收時(shí)序，直接接收AD輸出數(shù)據(jù)。但前兩種采集點(diǎn)不能確保采集到的信號(hào)數(shù)據(jù)與DSP輸入數(shù)據(jù)完全一致，而模擬AD數(shù)據(jù)時(shí)序的方式則可能影響DSP與AD之間的主從關(guān)系，影響DSP協(xié)議棧的正常運(yùn)行，而且各種外部中斷的采集也比較困難。因而最為穩(wěn)妥的方式是DSP通過數(shù)據(jù)總線輸出其接收到的數(shù)據(jù)。這種方法的缺點(diǎn)是需要占用DSP少量資源，但這與協(xié)議棧運(yùn)行相比，完全可以忽略不計(jì)，不計(jì)不會(huì)影響協(xié)議棧本身的運(yùn)行。
1.2 硬件連接
參考文獻(xiàn)[1]對(duì)各種數(shù)據(jù)采集系統(tǒng)進(jìn)行了分析比較，并指出USB總線為數(shù)據(jù)采集卡與PC機(jī)較理想的接口，因此選用CY68013A作為USB接口芯片。采用1片F(xiàn)PGA進(jìn)行DSP與CY68013A之間數(shù)據(jù)格式的轉(zhuǎn)換，CY68013A固件程序存放在E2PROM中，通過I2C總線連接,連接方式如圖1所示。
其中，DSP除了輸出16位數(shù)據(jù)總線之外，還引出7位地址線（A0～A6），用以區(qū)分不同的數(shù)據(jù)類型。FPGA須將DSP外部總線輸出的數(shù)據(jù)格式轉(zhuǎn)換為CY68013A外部GPIF可兼容的格式。
1.3 FPGA程序設(shè)計(jì)
CY68013A外部GPIF端口可作為數(shù)據(jù)輸入端口的僅有16位（FD0～FD15），而DSP輸出的信息數(shù)據(jù)一共有23位(16位數(shù)據(jù)線D0~D15和7位地址線A0~A6)，故而需要將多出的7位地址信息嵌入到數(shù)據(jù)中去。將1個(gè)16位數(shù)據(jù)拆分成2個(gè)，每個(gè)數(shù)據(jù)中的低8位(FD0～FD7)用于存儲(chǔ)原數(shù)據(jù)信息(D0~D7或D8~D15)，高7位(FD8～FD14）存放地址類型信息（A0～A6），最高位（FD15）用于標(biāo)識(shí)當(dāng)前數(shù)據(jù)中FD0～FD7是原數(shù)據(jù)的D0～D7或是D8～D15，具體格式如圖2(b)所示。CY68013A GPIF端口使用內(nèi)部48 MHz時(shí)鐘，根據(jù)參考文獻(xiàn)[2]，每個(gè)GPIF信號(hào)周期為20.83 ns,二者時(shí)鐘不同步，F(xiàn)PGA為了與高速設(shè)備兼容，需要使用更高的時(shí)鐘源。因此，為了保證GPIF能夠采集到RDY信號(hào)，F(xiàn)PGA輸出的信號(hào)至少需要保持1.5個(gè)GPIF信號(hào)周期。GPIF每次從外部讀取數(shù)據(jù)存入FIFO需要6個(gè)狀態(tài)，故而每個(gè)輸出數(shù)據(jù)間隔應(yīng)大于6個(gè)GPIF信號(hào)周期。以TI公司C55系列DSP為例，主頻時(shí)鐘144 MHz,與FPGA連接的為EMIFS外部總線，則FPGA轉(zhuǎn)換信號(hào)時(shí)序如圖2所示。其中,圖2(a)為DSP EMIFS輸出時(shí)序, 圖2(b)為經(jīng)FPGA轉(zhuǎn)換后的CY68013A GPIF輸入時(shí)序及數(shù)據(jù)格式。
考慮到DSP輸出數(shù)據(jù)時(shí)鐘可能較CY68013A GPIF采集時(shí)鐘快，因而FPGA需要設(shè)計(jì)內(nèi)置的FIFO存儲(chǔ)器，用于緩存DSP輸出的數(shù)據(jù)。
1.4 USB固件設(shè)計(jì)
由于CY68013A內(nèi)置的8051內(nèi)核時(shí)鐘周期較慢，不適于高速傳輸，因而采集程序中僅使用8051進(jìn)行初始化配置，而不干預(yù)數(shù)據(jù)傳輸過程。CY68013A通過外部GPIF讀取數(shù)據(jù)存入FIFO中，F(xiàn)IFO滿時(shí)通過USB傳入PC機(jī)。采用Cypress公司提供的通用程序框架以及圖形化GPIF設(shè)計(jì)工具，參照圖2(b)的時(shí)序，編輯GPIF波形。USB總線選擇傳輸大量數(shù)據(jù)時(shí)比較常用的Bulk傳輸模式，硬件配置程序采用Cypress公司提供的程序模板，參考文獻(xiàn)[3]對(duì)該模板進(jìn)行了詳細(xì)說明，這里不再贅述，程序框架與參考文獻(xiàn)[4、5]類似。
1.5 PC機(jī)接收程序
USB接口驅(qū)動(dòng)程序可直接使用Cypress公司提供的ez-usb驅(qū)動(dòng)。由于ez-usb驅(qū)動(dòng)沒有提供高級(jí)的文件操作IO方式，因而需要調(diào)用比較底層的DeviceIoControl函數(shù)來處理。考慮到Bulk傳輸方式完全是由主機(jī)端（PC機(jī)）發(fā)起讀操作，從機(jī)端（采集板）只能被動(dòng)地等待，而當(dāng)CY68013A內(nèi)置的FIFO寫滿之后，如果主機(jī)不能及時(shí)地發(fā)起讀操作，則FIFO不再接收數(shù)據(jù)寫入操作，因而會(huì)有少量的數(shù)據(jù)丟失。對(duì)于底層協(xié)議棧調(diào)試，這種少量的數(shù)據(jù)丟失可能引起程序流程錯(cuò)誤，是不能接受的。因此PC機(jī)端接收程序應(yīng)采用多線程處理方式，將接收USB數(shù)據(jù)的工作列為單獨(dú)的線程，并將其優(yōu)先級(jí)設(shè)置為實(shí)時(shí)性最高的THREAD_PRIORITY_TIME_CRITICAL,防止接收數(shù)據(jù)過程被系統(tǒng)中其他進(jìn)程打斷，以確保每次讀操作能夠及時(shí)發(fā)出。同時(shí)也要保證負(fù)責(zé)數(shù)據(jù)采集的PC機(jī)操作系統(tǒng)中同時(shí)運(yùn)行的進(jìn)程盡量少,關(guān)掉不必要的后臺(tái)進(jìn)程。
PC機(jī)接收到的數(shù)據(jù)先存入臨時(shí)文件中，以備后續(xù)解析、仿真程序使用。臨時(shí)文件以字(16 bit)為單位存儲(chǔ)，每個(gè)數(shù)據(jù)用2個(gè)字來表示，低字節(jié)在前，與FPGA轉(zhuǎn)換后的數(shù)據(jù)格式一致，如表1所示。
2 仿真系統(tǒng)
仿真系統(tǒng)使用采集系統(tǒng)采集到的數(shù)據(jù)，再現(xiàn)通信終端中的協(xié)議棧運(yùn)行狀態(tài)，便于開發(fā)者隨時(shí)檢查程序錯(cuò)誤，對(duì)程序進(jìn)行調(diào)試。
2.1 系統(tǒng)框架
要想再現(xiàn)底層協(xié)議棧運(yùn)行狀態(tài)，除了保證協(xié)議棧整體輸入、輸出一致外，最大的難度在于系統(tǒng)的定時(shí)，要能夠準(zhǔn)確再現(xiàn)各種事件的發(fā)生時(shí)刻?；谲浖o線電技術(shù)的數(shù)字通信系統(tǒng)大都采用過采樣方式，AD/DA速率都比較高而且穩(wěn)定，因而底層協(xié)議棧也大多以AD/DA的輸入、輸出中斷作為系統(tǒng)定時(shí)。當(dāng)通信終端作為接收機(jī)時(shí)，底層協(xié)議棧需要以AD采樣數(shù)據(jù)作為其他部分（信道估計(jì)與均衡、解調(diào)、信道解碼等）的驅(qū)動(dòng)數(shù)據(jù)；作為發(fā)射機(jī)時(shí)，DA輸出數(shù)據(jù)是底層協(xié)議棧的最終輸出結(jié)果，需要仿真程序進(jìn)行驗(yàn)證。故而仿真程序可以采用AD/DA中斷來劃分程序運(yùn)行的最小時(shí)間片，其他各種事件的發(fā)生都通過中斷個(gè)數(shù)來計(jì)時(shí)，仿真程序通過判斷AD/DA數(shù)據(jù)的個(gè)數(shù)調(diào)用各程序函數(shù)來再現(xiàn)底層協(xié)議棧運(yùn)行狀況及數(shù)據(jù)流向。這樣就可以在不增加開銷的情況下，盡最大可能保證仿真程序與實(shí)際DSP中運(yùn)行的協(xié)議棧一致，方便再現(xiàn)問題。
評(píng)論