串行RapidIO提升模塊化基站設(shè)計(jì)

　　那么，我們?cè)鯓訉?shí)現(xiàn)模塊化呢？利用更低成本的標(biāo)準(zhǔn)元件來代替相對(duì)昂貴的基于蜂窩和 FPGA 的 ASIC 器件來實(shí)現(xiàn)該目標(biāo)尚有很長(zhǎng)一段路。但是，如果這些標(biāo)準(zhǔn)元件在沒有采用定制設(shè)計(jì)接口的條件下進(jìn)行互操作，就需要標(biāo)準(zhǔn)接口。定制設(shè)計(jì)接口是標(biāo)準(zhǔn)元件有效使用的天敵，并可阻礙制造商最大限度地利用模塊化的能力。

　　串行 RapidIO 是為解決嵌入式系統(tǒng)中此問題而設(shè)計(jì)的一種開放標(biāo)準(zhǔn)接口。在實(shí)現(xiàn)板上

　　幀樣本比較瓶頸

　　今天的無線基站必須多次處理同一套數(shù)據(jù)來解碼不同的信息。例如在 3G 系統(tǒng)中同樣的硬件模塊（DSP 或碼片率處理 ASIC）需要獲得 10 ms的樣本幀數(shù)據(jù)來首先執(zhí)行隨機(jī)存取通道（RACH）解碼，然后執(zhí)行數(shù)據(jù)通道（DCH），而同樣的數(shù)據(jù)都要被集群中所有的 DSP 訪問。

　　然而，射頻（RF）環(huán)境的干擾會(huì)導(dǎo)致數(shù)據(jù)的失真、破壞以及數(shù)據(jù)包的丟失。為此，基站必須對(duì)數(shù)據(jù)進(jìn)行時(shí)域比較，以提高實(shí)時(shí)處理算法程序的效率，來彌補(bǔ)這些錯(cuò)誤和損失，基站需要對(duì)以前的幀樣本（n-1）和當(dāng)前的幀樣本（n）進(jìn)行對(duì)比。但是，在 3G 基站等較高數(shù)據(jù)吞吐量的系統(tǒng)中，樣本都是相當(dāng)大的，并且系統(tǒng)吞吐量會(huì)因執(zhí)行如此大的樣本比較而受到限制。

　　幀樣本比較問題通常消耗寶貴的系統(tǒng)資源來實(shí)現(xiàn)所需的速度，并且限制基站系統(tǒng)以具競(jìng)爭(zhēng)力的價(jià)格支持增值服務(wù)的能力。3G、4G 及以上的下一代無線基礎(chǔ)設(shè)施需要 10 Gbps的基站數(shù)據(jù)處理速度，以使傳送到獨(dú)立終端的傳輸數(shù)目最多。

　　可行但又不太理想的幾種辦法

　　有限的本地存儲(chǔ)能力是瓶頸?；旧希珼SP 本地存儲(chǔ)器沒有足夠的容量在一個(gè)操作中執(zhí)行這種比較。解決這個(gè)問題的一種方法是將大數(shù)據(jù)樣本分成若干片段進(jìn)行單獨(dú)處理，然后再將這些結(jié)果整合起來。不過，這會(huì)影響基帶的吞吐量并降低性能。無論如何，這些本地存儲(chǔ)器應(yīng)該專門用于高速緩存和程序代碼。如果將它們用于另外的用途將導(dǎo)致需要更多板上其它地方的存儲(chǔ)器，同時(shí)還會(huì)產(chǎn)生器件和空間成本以及存儲(chǔ)器管理等問題。當(dāng)然，基站制造商可以通過增加 DSP 的數(shù)量或提高速度來部分地彌補(bǔ)性能的下降。但是，這種增量的方法并不能解決根本問題 ―― 存儲(chǔ)大量數(shù)據(jù)樣本并迅速將它們傳遞給 DSP 進(jìn)行處理。

　　由于存儲(chǔ)容量是我們面臨的一個(gè)挑戰(zhàn)，我們可以在板上增加一個(gè)本地存儲(chǔ)器作為緩沖器來饋入其它本地存儲(chǔ)器。這將使存儲(chǔ)管理變得復(fù)雜，只不過是減輕瓶頸問題的權(quán)宜之計(jì)，而不能解決這個(gè)問題。

　　另一種選擇是，我們可以使用復(fù)制的并行存儲(chǔ)器。然而，這將使器件和板卡空間非常昂貴，并會(huì)顯著增加 BOM。此外，由于吞吐量需求增加，電路板需要進(jìn)行重新設(shè)計(jì)以容納更大的存儲(chǔ)器。因此，這種方案不易于進(jìn)行擴(kuò)展。